KR20180065919A - 반도체 장치 및 전력 변환 장치 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

파워 반도체 소자의 특성의 변동에 의해, 파워 반도체 소자의 스위칭 동작의 과도 시의 동작이 상이하다. 반도체 장치는 IGBT의 게이트 단자를 구동하는 구동 제어 회로를 구비한다. 상기 구동 제어 회로는, 스테이트 머신 제어 회로와, 기저 데이터 메모리와, 상기 기저 데이터 메모리에 저장되는 구동 전류 정보에 기초하여 상기 IGBT를 구동하는 전류 구동 회로를 구비한다. 상기 스테이트 머신 제어 회로는, PWM 신호의 상승 시, 상기 기저 데이터 메모리에 저장되는 상승용의 구동 전류 정보를 소정 기간 내에 복수회 판독하여 상기 전류 구동 회로를 구동하고, 상기 PWM 신호의 하강 시, 상기 기저 데이터 메모리에 저장되는 하강용의 구동 전류 정보를 소정 기간 내에 복수회 판독하여 상기 전류 구동 회로를 구동한다.

Description

반도체 장치 및 전력 변환 장치{SEMICONDUCTOR DEVICE AND POWER CONVERSION APPARATUS}
본 개시는 반도체 장치에 관한 것이며, 예를 들어 병렬 접속되는 절연 게이트 바이폴라 트랜지스터(IGBT)의 게이트를 제어하는 반도체 장치에 적용 가능하다.
IGBT나 MOS-FET 등의 파워 반도체 소자나 파워 반도체 모듈을 스위칭 구동하여 전력 변환을 행하는 전력 변환 장치에 있어서는, 예를 들어 복수의 IGBT를 병렬로 설치하고, 이들 IGBT를 동시에 스위칭 구동함으로써, 그 출력 전류 용량(변환 전력 용량)을 증대시키는 것이 행해진다(예를 들어, 일본 특허 공개 제2014-230307호 공보).
일본 특허 공개 제2014-230307호 공보 일본 특허 공개 제2014-150701호 공보
파워 반도체 소자(전력용 반도체 장치)의 특성의 변동에 의해, 파워 반도체 소자의 스위칭 동작의 과도 시의 동작이 상이하다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본 개시 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
즉, 반도체 장치는 전력용 반도체 장치를 구동하는 구동 제어 회로를 구비한다. 상기 구동 제어 회로에는 접속하는 전력용 반도체 장치의 특성에 따른 게이트 신호를 임의로 발생할 수 있는 파형 생성 회로를 구비한다.
상기 반도체 장치에 따르면, 전력용 반도체 장치의 스위칭 동작의 과도 시의 상태를 임의로 설정할 수 있다.
도 1은 비교예에 따른 전력 변환 장치의 구성을 도시하는 블록도.
도 2는 도 1의 전력 변환 장치의 문제점을 설명하기 위한 전압 및 전류의 파형도.
도 3은 실시예에 따른 전동기 시스템의 구성을 도시하는 블록도.
도 4는 도 3의 전력 변환 장치의 1상분의 구성을 도시하는 블록도.
도 5는 도 4의 드라이버 IC의 1채널분의 구성을 도시하는 블록도.
도 6은 도 5의 구동 제어 회로의 구성을 도시하는 블록도.
도 7은 도 5의 구동 제어 회로의 상태 천이도.
도 8은 도 7의 통상 모드에서의 PWM 신호와 상태를 도시하는 파형도.
도 9는 도 8의 PWM 파형도에 대응하는 IGBT의 상태를 도시하는 파형도.
도 10은 도 9의 IGBT의 상태를 설명하는 도면.
도 11은 도 7의 통상 모드의 상태 천이와 기초 데이터 메모리의 관계를 설명하는 도면.
도 12는 도 6의 전류 구동 회로의 구성을 도시하는 회로도.
도 13은 도 7의 테스트 모드에 있어서의 게이트 신호와 상태를 도시하는 파형도.
도 14는 도 7의 테스트 모드의 상태 천이와 기초 데이터 메모리의 관계를 설명하는 도면.
도 15는 도 6의 기저 데이터 메모리의 구성을 도시하는 블록도.
도 16은 IGBT의 특성 검사를 담당하는 회로 부분의 블록도
도 17은 게이트 전압의 상승 시의 IGBT의 특성 검출 타이밍과 상태를 도시하는 타이밍도.
도 18은 게이트 전압의 하강 시의 IGBT의 특성 검출 타이밍과 상태를 도시하는 타이밍도.
도 19는 타이밍 C를 검출하는 회로를 도시하는 블록도.
도 20은 타이밍 C를 검출하는 타이밍도.
도 21은 타이밍 D를 검출하는 회로를 도시하는 블록도.
도 22는 타이밍 G를 검출하는 회로를 도시하는 블록도.
도 23은 타이밍 G를 검출하는 타이밍도.
도 24는 타이밍 H를 검출하는 회로를 도시하는 블록도.
도 25는 특성 검사용 준비 처리의 플로우도.
도 26은 특성 검사 시의 구성을 도시하는 블록도.
도 27은 IGBT 특성 검사 처리의 플로우도.
도 28은 IGBT 특성 테스트의 플로우도.
도 29는 IGBT 특성 보정 처리의 플로우도.
도 30은 특성이 상이한 IGBT의 특성의 어긋남의 보정을 설명하기 위한 타이밍도.
도 31은 변형예 1에 따른 전력 변환 장치의 구성을 도시하는 블록도.
도 32는 변형예 2에 따른 테스트 모드의 상태와 기저 데이터 메모리의 관계를 설명하는 도면.
도 33은 변형예 3에 따른 IGBT 특성 보정 처리의 플로우도.
도 34는 변형예 3에 따른 IGBT 특성 보정 확인 처리의 플로우도.
도 35는 변형예 4에 따른 구동 제어 회로의 구성을 도시하는 블록도.
도 36은 변형예 4에 따른 파형 생성 회로의 구성을 도시하는 블록도.
도 37은 변형예 5에 따른 IGBT의 특성 검사를 담당하는 회로 부분의 블록도.
도 38은 IGBT의 턴온 시(Rg=3.5Ω)의 신호 파형도.
도 39는 IGBT의 턴온 시(Rg=43Ω)의 신호 파형도.
도 40은 IGBT의 턴오프 시(Rg=3.5Ω)의 신호 파형도.
도 41은 IGBT의 턴오프 시(Rg=43Ω)의 신호 파형도.
도 42는 IGBT의 턴온 시의 신호 파형과 상태를 도시하는 파형도.
도 43은 기저 데이터 메모리에 의한 구동 제어예를 도시하는 도면.
이하, 실시 형태 및 실시예에 대하여, 도면을 사용하여 설명한다. 단, 이하의 설명에 있어서, 동일 구성 요소에는 동일 부호를 붙이고 반복 설명을 생략하는 경우가 있다.
전동기(모터)는 내연 기관(가솔린 엔진)과 조합한 하이브리드 자동차(HEV) 또는 전기 자동차(EV) 등의 동력원으로서 사용된다. 전동기를 구동할 때, 소정의 토크, 전원 주파수를 얻기 위해 직류-교류 변환을 행하는 전력 변환 장치(인버터 회로)가 사용된다.
인버터 회로 내에는 IGBT 등의 전력용 반도체 장치 외에 전력용 반도체 장치를 구동하는 구동용 반도체 장치 및 구동용 반도체 장치를 제어하는 제어용 반도체 장치가 사용된다. 구동용 반도체 장치는 전력용 반도체 장치를 구동하는 게이트 구동 회로 외에 전력용 반도체 장치를 과전류 등에 의한 파괴로부터 보호하기 위해 과전류 보호 기능을 갖는다.
모터 구동 능력을 높이기 위해 IGBT의 구동 전류를 올리는 방법으로서, (1) 칩 사이즈를 크게 하는 방법과, (2) 복수의 IGBT를 병렬 접속하는 방법이 있다. 그러나, 칩 사이즈의 적정값의 관계로부터, 상기 (1)에서는 한계가 발생하는 것과, 온 저항을 저감하기 위해, 상기 (2)의 선택이 바람직하다.
<비교예>
먼저, 본원 발명자가 검토한 기술(비교예)에 관한 전력 변환 장치에 대하여 도 1, 도 2를 사용하여 설명한다. 도 1은 비교예에 따른 전력 변환 장치의 구성을 도시하는 블록도이다. 도 2는 비교예에 따른 전력 변환 장치의 문제점을 설명하기 위한 전압 및 전류의 파형도이다.
비교예에 따른 전력 변환 장치(2R)는 스위칭 소자(11)와 드라이버 IC(20R)와 제어 회로(30R)를 구비한다.
스위칭 소자(11)는 IGBT(12_1)와 IGBT(12_2)가 병렬 접속되어 구성된다.
드라이버 IC(20R)는, 스위칭 소자(11)의 IGBT(12_1, 12_2)를 구동하는 구동 제어 회로(21R)와, IGBT(12_1, 12_2)의 구동 전류를 검출하는 전류 모니터 회로(22)와, IGBT(12_1, 12_2)에 차단 저항 Rc를 통해 접속되는 차단 회로(23)와, 제어 회로(30R)와 인터페이스하는 MCU_I/F(24)를 하나의 반도체 칩에 구비한다. 구동 제어 회로(21R)는 제어 회로(30R)로부터의 PWM 신호에 기초하여 IGBT(12_1, 12_2)를 온ㆍ오프하기 위해 게이트 전극을 구동하는 드라이브 신호를 생성한다. 구동 제어 회로(21R)와 IGBT(12_1, 12_2) 사이에 각각 게이트 저항 Rg1, Rg2가 설치되어 있다. IGBT(12_1, 12_2)의 센스 이미터 단자와 전류 모니터 회로(22)에 전류 검출용 저항 Re1, Re2가 접속되어 있다. 또한, 전류 모니터 회로(22)는 IGBT(12_1, 12_2)에 과전류가 흐르지 않도록 감시하기 위한 회로이며, 소정 크기의 전류를 검출한 경우에는 차단 회로(23) 및 차단 저항 Rc에 의해 게이트 전압을 저하시켜 IGBT(12_1, 12_2)의 전류를 감소시킨다.
제어 회로(30R)는 CPU(31)와 PWM 회로(PWM)(33)와 기억 장치(MEMORY)(32)와 외부 디바이스와의 인터페이스 입출력부인 I/O 인터페이스(I/O_IF)(34)를 하나의 반도체 칩에 구비하고, 예를 들어 마이크로컴퓨터 유닛(MCU)을 포함한다. 기억 장치(32)는 플래시 메모리 등의 전기적으로 재기입이 가능한 불휘발성 메모리를 포함하고 있다. 또한, CPU(31)가 실행하는 프로그램(모터 제어 프로그램)은 기억 장치(32)에 저장되어 있다.
비교예에 따른 전력 변환 장치에서는 이하의 과제가 있다.
(a) 병렬 접속되는 2개의 IGBT의 특성(예를 들어, Vth)이 상이한 경우의 동작에 대하여 도 2를 사용하여 설명한다.
구동 제어 회로(21R)로부터 출력되는 게이트 신호 전압(VG)이 IGBT(12_1, 12_2)에 인가되는 경우, IGBT(12_1)와 IGBT(12_2)의 Vth 특성이 상이하면, IGBT(12_1)의 게이트 단자 전압(VGE1) 및 센스 전류(ISE1)와 IGBT(12_2)의 게이트 단자 전압(VGE2) 및 센스 전류(ISE2)의 파형은 상이한 것으로 된다. 여기서, IGBT(12_1)의 Vth가 Vth1, IGBT(12_2)의 Vth가 Vth2라 하면, Vth2>Vth1(Vth1≠Vth2)이다. 또한, 센스 전류는 이미터 전류와 상관(소정의 미러비)을 갖는 미소 전류이다. IGBT(12_1)의 Vth가 IGBT(12_2)의 Vth보다도 낮으면, IGBT(12_1)의 턴온 시간(TON1)은 IGBT(12_2)의 턴온 시간(TON2)보다도 짧아진다. 또한, IGBT가 턴온하면, VGE1, VGE2의 기울기가 작아지는 방향으로 변화되어, ISE1, ISE2가 흐르기 시작한다.
이와 같이, IGBT(12_1, 12_2)의 온/오프(ON/OFF)의 역치 어긋남이 있는 경우, 하나의 IGBT가 온, 다른 하나가 아직 오프 상태로 되는, 상태 불일치가 발생한다. 이에 의해, IGBT(12_1, 12_2)의 각각에 흐르는 전류에 언밸런스가 발생하여, 전류 루프에 의한 발진 상태 등에 의한 이상 전류 발생, 파괴 모드에 들어갈 위험성이 있다.
(b) 상기 (a)의 과제의 대책으로서, 게이트 저항 Rg1, Rg2에 의한 변동 보정을 행하면, 저항값이 커짐으로써 응답성이 저하되어 모터 회전 주파수의 한계값이 저하되고, 성능이 향상되지 않는다.
(c) 상기 (a)의 과제의 대책으로서, IGBT(12_1, 12_2)의 특성을 일치시키는 랭크 분류의 선별을 IGBT의 제조자가 행하면, 특수 선별 대응 등에 의해 제조자측의 비용 상승으로 된다.
(d) IGBT(12_1, 12_2)의 랭크 분류를 행해도, 게이트 저항 Rg1, Rg2의 변동이나 구동 제어 회로의 구동 변동 등 때문에, 시스템 실장 후의 조정ㆍ확인 작업은 반드시 발생하고, 조정 범위를 초과하는 경우, 당해 시스템 보드는 불량 취급으로 되어 사용자측의 비용 상승으로 된다.
<실시 형태>
다음에, 실시 형태에 따른 반도체 장치에 대하여 설명한다.
실시 형태에 따른 반도체 장치는, 병렬 접속되는 복수의 전력용 반도체 장치(예를 들어 IGBT)를 개별로 구동하는 복수의 구동 제어 회로와, 게이트 전압을 감시하기 위한 전압 모니터 회로와, 구동 전류를 감시하기 위한 전류 모니터 회로를 구비한다. 각 구동 제어 회로에는 접속하는 IGBT의 특성에 따른 게이트 신호를 임의로 발생할 수 있는 파형 생성 회로를 구비한다.
각 구동 제어 회로는, 접속되는 IGBT의 특성을 조사하기 위해, 게이트 전압을 실시 형태에 따른 반도체 장치를 제어하는 제어용 반도체 장치로부터의 명령에 의해 단계적으로 상승 및 하강할 수 있는 전류 구동 회로를 구비한다.
테스트 시의 전류 구동 회로는, 파형 생성 회로 내에서, 통상 시의 전류 구동 회로의 스케일링에 의해 형성되고, 테스트 시의 전류 구동 회로의 구동 전류는 통상 시의 전류 구동 회로에 대하여 일정 비율로 작게 형성된다.
제어용 반도체 장치는 CPU와 기억 장치를 구비하고, 전압 모니터 회로 및 전류 모니터 회로로부터의 모니터 정보를 시간 정보와 함께 기억 장치에 저장하고, IGBT의 상태 천이를 조사하기 위한 특성 검사 프로그램을 기억 장치에 보유한다.
실시 형태에 따른 반도체 장치는, 제어용 반도체 장치에 제어되고, 시스템 실장 시에 있어서, 접속되는 IGBT의 특성 검사를 행하여, 상이한 특성의 IGBT의 구동 타이밍의 동기화 및 구동 능력을 보정한다.
구동 제어 회로를 테스트 모드로 천이시키고, 테스트 파형 생성 회로의 구동 회로 및 검출 회로에 의해, IGBT의 온 및 오프하는 역치 전압 등을 검사한다.
특성 검사 프로그램은, 테스트를 IGBT마다 실시하고, 그 결과를 특성 데이터로서 기억 장치에 기억한다.
특성 보정 프로그램은, 특성 검사 프로그램에 의해 얻어진 IGBT마다의 특성 결과에 기초하여, 병렬 접속하는 IGBT의 특성 차분을 없애기 위해, 파형 생성 회로의 기저 데이터 메모리를 갱신한다. 특성 보정 프로그램에 의한 특성 보정(기저 데이터 메모리의 갱신)은 IGBT의 턴온 및 턴오프 시의 IGBT마다 개별 설정한다.
실시 형태에 따르면, 적어도 하기의 어느 하나의 작용 효과를 발휘한다.
(1) 복수의 IGBT를 병렬 접속할 수 있어, IGBT의 구동 전류를 상승시켜 모터 구동 능력을 높일 수 있다.
(2) 상이한 특성을 갖는 IGBT의 병렬 접속이라도, 온 및 오프의 상태 천이를 동기화시킬 수 있기 때문에, 특성 불일치에 의한 이상 전류 발생을 억제할 수 있어, 품질이 향상된다.
(3) 고속의 스위칭을 실시할 때의 오버슈트 또는 언더슈트 전류를 게이트 신호의 구동 능력을 변경함으로써, 스위칭 노이즈 및 스위칭 손실의 저감이 가능해진다(저소비 전력으로 이어진다).
(4) 특성 최적화에 의한 구동을 행함으로써, 모터 회전 주파수의 향상이 도모된다.
(5) 제어용 반도체 장치를 사용한 각 IGBT의 특성 검사를 행함으로써, IGBT마다의 게이트 저항 보정 작업이 불필요해져 조정 작업 시간을 단축할 수 있다. 또한, IGBT 특성의 랭크 분류 선별을 행하기 위한 검사 공정 및 제품 구분 출하 공정이 불필요해져, IGBT의 비용 증가를 방지할 수 있다.
(6) 테스트 모드에서 IGBT의 특성을 취득하므로, 실험이나 계산기 시뮬레이션에 의해 미리 특성을 준비할 필요는 없다.
(7) IGBT를 사용하는 시스템에서 특성을 취득하므로, IGBT나 구동 회로, 게이트 저항 등도 포함시켜 특성을 취득할 수 있으므로, 정밀도를 높게 할 수 있다.
실시 형태의 일례에 대하여 이하의 실시예를 사용하여 설명한다.
[실시예]
실시예에 따른 전동기 시스템에 대하여 도 3을 사용하여 설명한다. 도 3은 실시예에 따른 전동기 시스템의 구성을 도시하는 블록도이다.
실시예에 따른 전동기 시스템(1)은 3상 모터(40)와, 3상 모터(40)를 제어하는 전력 변환 장치(2)를 구비한다. 전력 변환 장치(2)는 인버터 회로(10)와, 6개의 구동용 반도체 장치인 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z)와, 제어용 반도체 장치인 제어 회로(MCU)(30)를 구비한다. 차량 등의 구동 시에는 3상 모터(40)의 각 상에 전류를 흘리도록, 인버터 회로(10) 내부의 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)를 온/오프 제어하고, 이 스위칭의 주파수에 의해 차량 등의 속도를 변화시킨다. 또한, 차량 등의 제동 시에는, 3상 모터(40)의 각 상에 발생하는 전압에 동기하여 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)를 온/오프 제어하고, 소위 정류 동작을 행하여, 직류 전압으로 변환하여 회생을 행한다.
3상 모터(40)는 회전자가 영구 자석이며, 전기자가 코일을 포함하고, 3상(U상, V상, W상)의 전기자 권취선은 120도 간격으로 배치된다. 코일은 델타 결선되어, 항상 U상, V상, W상의 3개의 코일에 전류가 흐른다.
인버터 회로(10)는 상부 아암의 U상용 스위칭 소자(11U), 상부 아암의 V상용 스위칭 소자(11V), 상부 아암의 W상용 스위칭 소자(11W), 하부 아암의 U상용 스위칭 소자(11X), 하부 아암의 V상용 스위칭 소자(11Y), 하부 아암의 W상용 스위칭 소자(11Z)를 포함한다. 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)의 각 스위칭 소자는 전력용 반도체 장치인 IGBT가 병렬 접속되어 구성된다. 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)는, IGBT(12_1, 12_2)의 각 트랜지스터의 이미터와 콜렉터간에 병렬로 접속되는 환류 다이오드(도시하지 않음)를 구비한다. 환류 다이오드는 IGBT에 흐르는 전류와는 역방향으로 전류를 흘리도록 접속된다. 환류 다이오드는 IGBT와 상이한 반도체 칩에 형성해도 되고, 동일 칩에 형성해도 된다.
전동기 시스템(1)은 HEV 또는 EV 등의 동력원으로서 사용된다. 전력 변환 장치(2)는 차량 탑재용 전자 장치로서 사용된다.
다음에, 실시예에 따른 전력 변환 장치의 구성에 대하여 도 4를 사용하여 설명한다. 도 4는 실시예에 따른 전력 변환 장치의 구성을 도시하는 블록도이다. 도 4에서는, 전력 변환 장치(2) 중 1상만을 도시하여 설명하지만, 타상도 마찬가지이다. 이하, 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)의 각 스위치를 구별할 필요가 없는 경우에는, 스위칭 소자(11)로서 설명한다.
실시예에 따른 전력 변환 장치(2)는 스위칭 소자(11)를 갖는 인버터 회로(10)와 드라이버 IC(20)와 제어 회로(30)를 구비한다.
스위칭 소자(11U)는 IGBT(12_1)와 IGBT(12_2)가 병렬 접속되어 구성된다.
드라이버 IC(20)는, IGBT(12_1)를 구동하는 제1 구동 제어 회로(21_1)와, IGBT(12_2)를 구동하는 제2 구동 제어 회로(21_2)와, IGBT(12_1, 12_2)의 구동 전류를 검출하는 전류 모니터 회로(22)를 구비한다. 또한, 드라이버 IC(20)는, IGBT(12_1, 12_2)의 게이트의 구동을 차단하는 차단 회로(23)와, 제어 회로(30)와 인터페이스하는 MCU_I/F(24)와, IGBT(12_1, 12_2)의 게이트 전압을 검출하는 전압 모니터 회로(25)와, 차단 회로(23)를 제어하는 논리 회로(26)를 구비한다. 드라이버 IC(20)의 상술한 구성 요소는 하나의 반도체 칩에 구비한다. 제1 구동 제어 회로(21_1) 및 제2 구동 제어 회로(21_2)의 각 구동 제어 회로는 제어 회로(30)로부터의 PWM(Pulse Width Modulation) 신호에 기초하여 IGBT(12_1, 12_2)의 각 IGBT를 온ㆍ오프하기 위해 게이트 단자를 구동하는 게이트 신호를 생성한다. 논리 회로(26)는 제1 구동 제어 회로(21_1)로부터의 신호와 제2 구동 제어 회로(21_2)로부터의 신호 중 적어도 어느 한쪽이 어서트되었을 때에 출력을 하이로 하는 회로이며, 예를 들어 OR 회로이다. 차단 회로(23)는 입출력 단자 IOT에 콜렉터가 접속되는 트랜지스터를 포함하고, 게이트에 논리 회로(26)의 출력이 입력된다.
제1 출력 단자 OT1과 IGBT(12_1)의 게이트 단자 사이에 게이트 저항 Rg1이, 제2 출력 단자 OT2와 IGBT(12_2)의 게이트 단자 사이에 게이트 저항 Rg2가 설치되어 있다. 입력 단자 IT1, IT2와 IGBT(12_1, 12_2)의 센스 이미터 단자 사이에 전류 검출용 저항 Re1, Re2가 접속되어 있다. 입출력 단자 IOT와 IGBT(12_1, 12_2)의 게이트 단자 사이에 차단 저항 Rc1, Rc2가 접속되어 있다. 또한, 전류 모니터 회로(22)는 IGBT(12_1, 12_2)에 과전류가 흐르지 않도록 감시하기 위한 회로이며, 소정 크기의 전류를 검출한 경우에는 차단 회로(23) 및 차단 저항 Rc에 의해 게이트 전압을 저하시켜 IGBT(12_1, 12_2)의 전류를 감소시킨다. 또한, 전류 모니터 회로(22) 및 전압 모니터 회로(25)는 후술하는 테스트 모드에서의 IGBT의 특성 정보를 취득할 때에 사용된다.
제어 회로(30)는 CPU(31)와 PWM 회로(PWM)(33)와 기억 장치(32)와 외부 디바이스와의 인터페이스 입출력부인 I/O 인터페이스(I/O_IF)(34)를 하나의 반도체 칩에 구비하고, 예를 들어 마이크로컴퓨터 유닛(MCU)을 포함한다. 기억 장치(32)는 플래시 메모리 등의 전기적으로 재기입이 가능한 불휘발성 메모리를 포함하는 것이 바람직하다. 또한, CPU(31)가 실행하는 프로그램(모터 제어 프로그램, IGBT 특성 검사, IGBT 특성 보정)은 기억 장치(32)에 저장된다.
다음에, 실시예에 따른 드라이버 IC의 구성에 대하여 도 5를 사용하여 설명한다. 도 5는 실시예에 따른 드라이버 IC의 구성을 도시하는 블록도이다. 도 5에서는, 전력 변환 장치 중 1채널(하나의 IGBT)만의 제어를 도시하여 설명하지만, 타채널도 마찬가지이다. 이하, 제1 구동 제어 회로(21_1)와 제2 구동 제어 회로(21_2)를 구별할 필요가 없는 경우에는, 구동 제어 회로(21)로서 설명한다. 또한, 구동 제어 회로에 포함되는 구성 요소도, 마찬가지로 하여, 예를 들어 제1 파형 생성 회로와 제2 파형 생성 회로는 파형 생성 회로(211)로서 설명한다. 또한, 마찬가지로, 출력 단자 OT1, OT2는 출력 단자 OT, 입력 단자 IT1, IT2는 입력 단자 IT, IGBT(12_1, 12_2)는 IGBT(12), 게이트 저항 Rg1, Rg2는 게이트 저항 Rg, 차단 저항 Rc1, Rc2는 차단 저항 Rc, 전류 검출용 저항 Re1, Re2는 전류 검출용 저항 Re로서 설명한다.
구동 제어 회로(21)는 파형 생성 회로(211)와, 스테이트 머신 제어 회로(214)와, 스테이트 머신 판단 회로(215)와, 전류 모니터 회로(22)와, 전압 모니터 회로(25)를 구비한다. 또한, 도 5의 전류 모니터 회로(22)는 1채널분의 회로이며, 도 4의 전류 모니터 회로(22)에 포함되는 것이다. 도 5의 전압 모니터 회로(25)는 1채널분의 회로이며, 도 4의 전압 모니터 회로(25)에 포함되는 것이다. 도 5에서는 전류 모니터 회로(22) 및 전압 모니터 회로(25)는 구동 제어 회로(21)에 포함시키고 있다. 전류 모니터 회로(22)는 IGBT의 과전류도 검출하기 위해 병렬 접속되는 IGBT와 동일수 필요하지만, 전압 모니터 회로(25)는 후술하는 테스트 모드 시에만 사용하는 경우에는 복수의 IGBT에 공용하도록 해도 된다. 파형 생성 회로(211)는 전류 구동 회로(212)와 기저 데이터 메모리(213)를 구비한다. 기저 데이터 메모리(213)는 전기적으로 재기입 가능한 불휘발성 메모리를 포함하는 것이 바람직하다. 또한, 구동 제어 회로(21)는 MCU을 포함해도 된다.
다음에, 구동 제어 회로(드라이버 IC)의 상태 천이에 대하여 도 6, 도 7을 사용하여 설명한다. 도 6은 구동 제어 회로의 주요부의 블록도이다. 도 7은 구동 제어 회로의 상태 천이도이다.
리셋 신호(Reset)가 어서트됨으로써, 구동 제어 회로(21)는 CPU(31)로부터의 커맨드 대기의 "Null" 상태로 된다. CPU(31)로부터의 커맨드가 "ReProgram"인 경우에는, 구동 제어 회로(21)는 CPU(31)로부터 기저 데이터 메모리(213)에의 기입을 행하는 "Data Install" 상태로 된다. CPU(31)로부터의 커맨드가 "Test"인 경우에는, 구동 제어 회로(21)는 IGBT의 특성 데이터를 취득하는 "Test Mode" 상태로 된다. CPU(31)로부터의 커맨드가 "Normal"인 경우에는, 구동 제어 회로(21)는 통상의 동작을 행하는 "Normal Mode" 상태로 된다. "Data Install", "Test Mode", "Normal Mode"의 각 상태에 있어서, CPU(31)로부터의 커맨드가 "Init"인 경우에는, 구동 제어 회로(21)는 "Null" 상태로 된다. "Null" 상태에서는, 구동 제어 회로(21)로부터 출력 단자 OT에의 출력은 로우 레벨이며, IGBT를 오프로 하도록 되어 있다.
다음에, 통상 모드("Normal Mode")의 상태 천이에 대하여 도 8∼도 11을 사용하여 설명한다. 도 8은 도 7의 통상 모드에서의 PWM 신호와 상태를 도시하는 파형도이다. 도 9는 도 8의 PWM 파형도에 대응하는 IGBT의 상태를 도시하는 파형도이다. 도 10은 도 9의 IGBT의 상태를 설명하는 도면이다. 도 11은 도 7의 통상 모드의 상태 천이와 기저 데이터 메모리의 관계를 설명하는 도면이다.
PWM 신호의 상승의 과도기가 제1 상태(State1), 제2 상태(State2), 제3 상태(State3)이고, 하이 레벨로 안정된 기간이 제4 상태(State4)이다. PWM 신호의 하강의 과도기가 제5 상태(State5), 제6 상태(State6), 제7 상태(State7)이고, 로우 레벨로 안정된 기간이 제8 상태(State8)이다.
제1 상태(State1)는 IGBT의 게이트 단자에 전류를 유입하여, 게이트 회로 용량(게이트ㆍ콜렉터간의 기생 용량 및 게이트·이미터간의 기생 용량)을 차지하는 상태에서, 역치보다 작은 전압이 IGBT의 게이트에 인가되고 있는 상태이다. 이 상태에서는, 출력 단자 OT에 있어서의 게이트 신호 전압(VG)의 상승과 함께 IGBT의 게이트 단자 전압(VGE)이 상승하지만, IGBT는 턴온하지 않고, 센스 전류(ISE)도 흐르지 않는다. 또한, 도 9의 센스 전류(ISE)는 그것을 검출한 전압(VSE)으로 나타내고 있다.
제2 상태(State2)는 게이트 회로 용량의 차지가 완료되어 온 상태로 천이하는 상태에서, 역치보다도 큰 전압이 IGBT의 게이트 단자에 인가되고 있는 상태이다. 이 상태에서는, VG의 상승률에 비해 VGE의 상승률은 작지만, VG의 상승과 함께 ISE가 상승한다.
제3 상태(State3)는 포화 상태 직전의 상태이다. 이 상태에서는, VG의 상승률에 비해 ISE의 상승률은 작다.
제4 상태(State4)는 온 상태의 포화 상태이다.
제5 상태(State5)는 IGBT의 게이트 단자로부터 전류를 인출하여, 게이트 회로 용량을 디스차지하는 상태에서, 역치보다 큰 전압이 IGBT의 게이트에 인가되고 있는 상태이다. 이 상태에서는, VG의 하강율에 비해 VGE의 하강율은 작고, ISE는 거의 감소되지 않는다.
제6 상태(State6)는 게이트 회로 용량의 디스차지가 완료되어 오프 상태로 천이하는 상태에서, 역치보다도 작은 전압이 IGBT의 게이트에 인가되고 있는 상태이다. 이 상태에서는, VG의 하강율에 비해 VGE의 하강율은 작지만, VG의 하강과 함께 ISE가 하강된다.
제7 상태(State7)는 오프 상태 직전의 상태이다. 이 상태에서는, VG의 하강율에 비해 VGE의 하강율이 크고, ISE는 흐르지 않게 된다.
제8 상태(State8)는 오프 상태의 포화 상태이다.
스테이트 머신 제어 회로(214)는 통상 모드("Normal Mode")로 되면 제8 상태(State8)에서 대기한다. 스테이트 머신 제어 회로(214)는 PWM 신호의 상승 에지(Rise edge)를 검출하면, 제1 상태(State1)로 되고, 제1 소정 시간 후에 제2 상태(State2)로 천이하고, 제2 소정 시간 후에 제3 상태(State3)로 천이하고, 제3 소정 시간 후에 제4 상태(State4)로 천이한다. 스테이트 머신 제어 회로(214)는 제4 상태(State4)를 PWM 신호의 하강 에지(Fall edge)를 검출할 때까지 유지하고, PWM 신호의 하강 에지를 검출하면, 제5 상태(State5)로 되고, 제5 소정 시간 후에 제6 상태(State6)로 천이하고, 제6 소정 시간 후에 제7 상태(State7)로 천이하고, 제7 소정 시간 후에 제8 상태(State8)로 천이한다.
제1 상태는 제1 소정 시간 유지되며, 제1 기저 데이터 메모리(213_1)의 어드레스가 0∼L-1까지 대응한다. 어드레스의 0∼L-1에는 제1 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 제2 상태는 제2 소정 시간 유지되며, 제1 기저 데이터 메모리(213_1)의 어드레스가 L∼M-1까지 대응한다. 어드레스의 L∼M-1에는 제2 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 제3 상태는 제3 소정 시간 유지되며, 제1 기저 데이터 메모리(213_1)의 어드레스가 M∼N-1까지 대응한다. 어드레스의 M∼N-1에는 제3 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 게이트 신호 전압이 상승하는 제1 상태 내지 제3 상태에 있어서, 제1 기저 데이터 메모리(213_1)로부터 구동 전류 정보가 복수회 판독되어 전류 구동 회로(212)에 공급된다.
제4 상태는 PWM 신호의 하강 에지가 검출될 때까지 유지되며, 제2 기저 데이터 메모리(213_2)의 어드레스가 0에 대응한다. 어드레스의 0에는 제4 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다.
제5 상태는 제4 소정 시간 유지되며, 제3 기저 데이터 메모리(213_3)의 어드레스가 0∼L-1까지 대응한다. 어드레스의 0∼I-1에는 제5 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 제6 상태는 제5 소정 시간 유지되며, 제3 기저 데이터 메모리(213_3)의 어드레스가 I∼J-1까지 대응한다. 어드레스의 I∼J-1에는 제6 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 제7 상태는 제6 소정 시간 유지되며, 제3 기저 데이터 메모리(213_3)의 어드레스가 J∼K-1까지 대응한다. 어드레스의 J∼K-1에는 제7 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 게이트 신호 전압이 하강하는 제5 상태 내지 제7 상태에 있어서, 제3 기저 데이터 메모리(213_3)로부터 구동 전류 정보가 복수회 판독되어 전류 구동 회로(212)에 공급된다.
제8 상태는 PWM 신호의 상승 에지가 검출될 때까지 유지되며, 제4 기저 데이터 메모리(213_4)의 어드레스가 0에 대응한다. 어드레스의 0에는 제8 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다.
제1 소정 시간, 제2 소정 시간, 제3 소정 시간, 제4 소정 시간, 제5 소정 시간, 제1 기저 데이터 메모리(213_1), 제2 기저 데이터 메모리(213_2), 제3 기저 데이터 메모리(213_3), 제4 기저 데이터 메모리(213_4)의 값은, 후술하는 테스트 모드에 있어서의 특성 검출 결과에 기초하여 설정된다.
전류 구동 회로에 대하여 도 12를 사용하여 설명한다. 도 12는 도 6의 전류 구동 회로의 구성을 도시하는 회로도이다.
전류 구동 회로(212)는 고기준 전위와 단자 CDT 사이에 N개 병렬 접속되는 P채널형 MOS 트랜지스터(PMOS 트랜지스터) MP1∼MPN과, 저기준 전위와 단자 CDT 사이에 N개 병렬 접속되는 N채널형 MOS 트랜지스터(NMOS 트랜지스터) MN1∼MNN을 구비한다. 또한, 전류 구동 회로(212)는 PMOS 트랜지스터 MP1∼MPN의 각 게이트에 접속되는 N개의 배선과, NMOS 트랜지스터 MN1∼MNN의 각 게이트에 접속되는 N개의 배선을 구비한다. 단자 CDT는 출력 단자 OT에 접속된다. PMOS 트랜지스터 MP1∼MPN은 게이트 신호 전압(VG)을 상승시키고, NMOS 트랜지스터 MN1∼MNN은 게이트 신호 전압(VG)을 하강시킨다. 병행하여 구동하는 PMOS 트랜지스터 MP1∼MPN 또는 NMOS 트랜지스터 MN1∼MNN의 수를 조정함으로써, 구동 능력을 조정할 수 있다.
기저 데이터 메모리(213)에는, PMOS 트랜지스터 MP1∼MPN 중 어느 PMOS 트랜지스터 또는 NMOS 트랜지스터 MN1∼MNN 중 어느 NMOS 트랜지스터를 구동할지의 정보가 저장된다. 기저 데이터 메모리(213)의 "High side"에는 PMOS 트랜지스터 MP1∼MPN의 정보가 저장되고, "Low side"에는 NMOS 트랜지스터 MN1∼MNN의 정보가 저장된다.
PMOS 트랜지스터 MP1∼MPN의 각 트랜지스터 및 NMOS 트랜지스터 MN1∼MNN의 각 트랜지스터를 스케일다운 레이아웃하여, 전류비가 특정값으로 되도록 한다. 예를 들어, PMOS 트랜지스터 MP1 및 NMOS 트랜지스터 MN1의 구동 전류를 1(=20)로 한 경우에, PMOS 트랜지스터 MP2 및 NMOS 트랜지스터 MN2의 구동 전류를 2(=21), …, PMOS 트랜지스터 MPN 및 NMOS 트랜지스터 MNN의 구동 전류를 2N-1로 되도록 하면, 전류 구동 회로(212)는 2N가지의 구동 전류로 구동하는 것이 가능해진다. 따라서, 기저 데이터 메모리(213)에 저장하는 구동 전류 정보를 변화시킴으로써, 구동 능력을 변경하는 것이 가능해진다.
다음에, 테스트 모드("Test Mode")의 상태 천이에 대하여 도 13, 도 14를 사용하여 설명한다. 도 13은 도 7의 테스트 모드에 있어서의 게이트 신호와 상태를 도시하는 파형도이다. 도 14는 도 7의 테스트 모드 상태 천이와 기저 데이터 메모리의 관계를 설명하는 도면이다.
게이트 신호의 상승이 제1 테스트 상태(Test State1), 하이 레벨이 제2 테스트 상태(Test State2), 하강이 제3 테스트 상태(Test State3), 로우 레벨이 제4 테스트 상태(Test State4)이다.
스테이트 머신 제어 회로(214)는 테스트 모드("Test Mode")로 되면 소정 시간 후에 제1 테스트 상태(Test State1)로 천이하고, 제1 테스트 소정 시간 후에 테스트 모드("Test Mode")로 되돌아간다. 그 후, 소정 시간 후에 제2 테스트 상태(Test State2)로 천이하고, 제2 소정 테스트 시간 후에 테스트 모드("Test Mode")로 되돌아간다. 그 후, 소정 시간 후에 제3 테스트 상태(Test State3)로 천이하고, 제3 테스트 소정 시간 후에 테스트 모드("Test Mode")로 되돌아간다. 그 후, 소정 시간 후에 제4 테스트 상태(Test State4)로 천이하고, 제4 테스트 소정 시간 후에 테스트 모드("Test Mode")로 되돌아간다.
제1 테스트 상태는 제1 테스트 소정 시간 유지되며, 제1 기저 데이터 메모리(213_1)의 어드레스가 0∼M까지 대응한다. 어드레스의 0∼M에는 제1 테스트 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 제2 테스트 상태는 제2 테스트 소정 시간 유지되며, 제2 기저 데이터 메모리(213_2)의 어드레스가 0까지 대응한다. 어드레스의 0에는 제2 테스트 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다. 제3 테스트 상태는 제3 테스트 소정 시간 유지되며, 제3 기저 데이터 메모리(213_3)의 어드레스가 0∼M까지 대응한다. 어드레스의 0∼M에는 제3 테스트 상태에 있어서의 전류 구동 회로(212)의 구동 능력에 대응하는 정보가 저장되어 있다.
테스트 모드("Test Mode") 시의 전류 구동 회로(212)의 구동 능력은, 통상 모드("Normal Mode") 시의 전류 구동 회로(212)의 구동 능력보다도 충분히 작은 값으로 하여, 굳이 게이트 신호 파형(게이트 신호 전압(VG))이 급준하게 상승하지 않도록 한다. 예를 들어, 테스트 모드("Test Mode") 시의 전류 구동 회로(212)는 게이트 전압(VG)을 상승시킬 때 PMOS 트랜지스터 MP1을 하나 구동하고, 게이트 전압(VG)을 하강시킬 때 NMOS 트랜지스터 MN1을 하나 구동한다. 또한, 상술한 바와 같이 전류 구동 회로(212)의 각 트랜지스터를 스케일다운 레이아웃으로 함으로써, 테스트 모드("Test Mode") 시와 통상 모드("Normal Mode") 시의 구동 전류비가 특정값으로 된다. 이에 의해, 게이트 신호의 상승 및 하강 시의 IGBT의 특성을 고정밀도로 취득할 수 있다.
다음에, 기저 데이터 메모리에 대하여 도 15를 사용하여 설명한다. 도 15는 기저 데이터 메모리의 구성을 도시하는 블록도이다. 기저 데이터 메모리(213)는 제1 기저 데이터 메모리(213_1), 제2 기저 데이터 메모리(213_2), 제3 기저 데이터 메모리(213_3) 및 제4 기저 데이터 메모리(213_4)를 구비하지만, 각각의 기저 데이터 메모리는 하기의 구성이다.
기저 데이터 메모리(213)는 전류 구동 회로의 구동 능력에 대응하는 정보를 저장하는 메모리부 MEM과, 메모리부 MEM의 판독 어드레스를 생성하는 타이머(Timer)를 구비한다. 또한, 기저 데이터 메모리(213)는 기입 어드레스(Write Address)와 판독 어드레스(Write Address)를 전환하는 제1 셀렉터(Selector) SL1과, 기입 데이터(Write Data)와 플로팅 방지용의 고정값("0" 또는 "1")을 전환하는 셀렉터 SL2를 구비한다. "Data Install" 상태의 경우, 스테이트 머신 제어 회로(214)는 재기입(ReProgram) 신호를 어서트(활성화)하고, 셀렉터 SL1은 기입 어드레스(Write Address)를 선택하고, 셀렉터 SL2는 기입 데이터(Write Data)를 선택한다. 이에 의해, CPU(31)로부터의 어드레스 및 데이터에 의해 기저 데이터 메모리(213)를 재기입하는 것이 가능해진다. "Normal Mode" 상태 또는 "Test Mode" 상태의 경우, 스테이트 머신 제어 회로(214)는 재기입 신호를 니게이트(비활성화)하고, 셀렉터 SL1은 판독 어드레스(Read Address)를 선택하고, 셀렉터 SL2는 고정값을 선택한다. 이에 의해, 타이머 TM으로부터의 어드레스에 의해 기저 데이터 메모리(213)로부터 구동 능력에 대응하는 정보를 판독하는 것이 가능해진다. 타이머 TM은 인에이블(Enable) 신호가 어서트되면 클럭(Clock) 신호의 계수를 행하고, 판독 어드레스가 0으로부터 1씩 증가된다. 또한, "Data Install" 상태의 경우, CPU(31)로부터의 어드레스에 의해 기저 데이터 메모리(213)로부터 구동 능력에 대응하는 정보를 판독할 수 있도록 해도 된다.
제1 기저 데이터 메모리(213_1)의 타이머 TM의 인에이블(Enable) 신호는 제1 상태(State1)가 시작될 때에 어서트되고, 제3 상태(State3)가 종료될 때에 니게이트된다. 제2 기저 데이터 메모리(213_2)의 타이머 TM의 인에이블(Enable) 신호는 제4 상태(State4)가 시작될 때에 어서트되고, 제5 상태(State5)가 시작될 때에 니게이트된다. 제3 기저 데이터 메모리(213_3)의 타이머 TM의 인에이블(Enable) 신호는 제5 상태(State5)가 시작될 때에 어서트되고, 제7 상태(State7)가 종료될 때에 니게이트된다. 제4 기저 데이터 메모리(213_4)의 타이머 TM의 인에이블(Enable) 신호는 제8 상태(State8)가 시작될 때에 어서트되고, 제1 상태(State)가 시작될 때에 니게이트된다.
다음에, 테스트 모드("Test Mode") 상태에 있어서의 IGBT의 특성 검사에 대하여 도 16∼도 24를 사용하여 설명한다. 도 16은 IGBT의 특성 검사를 담당하는 회로 부분의 블록도이다. 도 17은 게이트 신호 전압의 상승 시의 IGBT의 특성 검출 타이밍과 상태를 도시하는 타이밍도이다. 도 18은 게이트 신호 전압의 하강 시의 IGBT의 특성 검출 타이밍과 상태를 도시하는 타이밍도이다.
IGBT의 특성 검사를 담당하는 회로(특성 검사 회로)의 주된 회로는, 스테이트 머신 제어 회로(214)와, 기저 데이터 메모리(213)와, 전류 구동 회로(212)와, 전압 모니터 회로(25)와, 전류 모니터 회로(22)와, 스테이트 머신 판단 회로(215)이다. 전류 모니터 회로(22)는 통상 모드에서는 과전류의 검출에 사용하지만, 테스트 모드에서는 전류 검출 전압이 낮으므로, DC 증폭기를 설치하는 것이 바람직하다. 특성 검사 회로에 의해 IGBT의 특성을 취득할 수 있다.
IGBT는 이하와 같은 특성을 나타낸다.
도 17에 도시한 바와 같이, 출력 단자 OT에 있어서의 게이트 신호 전압(VG)은 클럭 신호(Clock)에 동기하여 작은 구동 능력의 전류 구동 회로(212)에 의해 구동되므로, 계단상으로 상승한다.
게이트 신호 전압(VG)이 상승하기 시작하면, IGBT(12)의 게이트 회로 용량의 차지가 개시되고, 전압 모니터 회로(25)의 입력인 게이트 단자 전압(VGE)의 dV/dt는 정방향으로 커진다(타이밍 A). 도 17의 타이밍 A는 도 9의 통상 모드의 타이밍 A에 대응한다.
게이트 회로 용량의 차지가 완료되어, IGBT(12)가 온 상태로 변화되면, VGE의 dV/dt가 내려간다(타이밍 B). 도 17의 타이밍 B는 도 9의 통상 모드의 타이밍 B에 대응한다.
VGE가 역치 전압을 초과하면, IGBT(12)에 전류가 흐르기 시작하고, 센스 전류(ISE)>0으로 된다. 또한, 전류 모니터 회로(22)에는 ISE가 전압으로 변환된 전류 검출 전압(VSE)이 입력되어, VSE>0으로 된다(타이밍 C). 도 17의 타이밍 C는 도 9의 통상 모드의 타이밍 C에 대응한다.
IGBT(12)의 안정된 온 상태에 의해 전류가 거의 일정해지고, ISE의 dI/dt가 내려간다. 따라서, VSE의 dV/dt가 내려간다(타이밍 D). 도 17의 타이밍 D는 도 9의 통상 모드의 타이밍 D에 대응한다.
도 18에 도시한 바와 같이, 출력 단자 OT에 있어서의 게이트 신호 전압(VG)은 클럭 신호(Clock)에 동기하여 작은 구동 능력의 전류 구동 회로(212)에 의해 구동되므로, 계단상으로 하강한다.
게이트 신호 전압(VG)이 하강하기 시작하면, IGBT(12)의 게이트 회로 용량의 디스차지가 개시된다(타이밍 E). 도 18의 타이밍 E는 도 9의 통상 모드의 타이밍 E에 대응한다.
VGE가 스레숄드 전압보다도 내려가면, IGBT(12)의 오프 상태가 개시된다(타이밍 F). 도 18의 타이밍 F는 도 9의 통상 모드의 타이밍 F에 대응한다.
VGE가 역치 전압보다도 내려가면, IGBT(12)의 전류가 급격하게 하강하기 시작하여, ISE의 dI/dt<0으로 된다. 따라서, VSE의 dV/dt<0으로 된다(타이밍 G). 도 18의 타이밍 G는 도 9의 통상 모드의 타이밍 G에 대응한다.
게이트 회로 용량의 디스차지가 완료되어, IGBT(12)가 안정된 오프 상태로 되면, VGE의 dV/dt가 부방향으로 커진다(타이밍 H). 도 18의 타이밍 H는 도 9의 통상 모드의 타이밍 H에 대응한다.
ISE의 전류값이 거의 제로 상태로 되고, IGBT(12)가 안정된 오프 상태로 된다(타이밍 I). 도 18의 타이밍 I는 도 9의 통상 모드의 타이밍 I에 대응한다.
특성 검사 회로는 타이밍 C를 검출함으로써, 제1 상태(State1)로부터 제2 상태(State2)로 변화되는 타이밍을 검출할 수 있다. 또한, 타이밍 D를 검출함으로써, 제2 상태(State2)로부터 제3 상태(State3)로 변화되는 타이밍을 검출할 수 있다. 또한, 타이밍 D를 검출함으로써, 제5 상태(State5)로부터 제6 상태(State6)로 변화되는 타이밍을 검출할 수 있다. 또한, 타이밍 H를 검출함으로써, 제6 상태(State6)로부터 제7 상태(State7)로 변화되는 타이밍을 검출할 수 있다.
또한, 제3 상태(State3)로부터 제4 상태(State4)로 변화되는 타이밍은 제1 테스트 상태(Test State1)로부터 제2 테스트 상태(Test State2)로 변화되는 타이밍이며, 제4 상태(State4)로부터 제5 상태(State5)로 변화되는 타이밍은 제2 테스트 상태(Test State1)로부터 제3 테스트 상태(Test State2)로 변화되는 타이밍이다. 또한, 제7 상태(State7)로부터 제8 상태(State8)로 변화되는 타이밍은 제3 테스트 상태(Test State3)로부터 제4 테스트 상태(Test State4)로 변화되는 타이밍이며, 제8 상태(State8)로부터 제1 상태(State1)로 변화되는 타이밍은 제4 테스트 상태(Test State4)로부터 제1 테스트 상태(Test State1)로 변화되는 타이밍이다.
타이밍 C의 검출에 대하여 도 19, 도 20을 사용하여 설명한다. 도 19는 타이밍 C를 검출하는 회로를 도시하는 블록도이다. 도 20은 타이밍 C를 검출하는 타이밍도이다.
전류 모니터 회로(22)는 VSE와 미리 설정되는 기준 전압(Vmon(State2))을 비교하는 콤퍼레이터(221)를 구비한다. Vmon(State2)은 ISE가 흐르기 시작하는 전류값에 상당하는 전압이다. 또한, 콤퍼레이터(221)는 입력되는 전압과 기준 전압을 비교하지만, 입력되는 전압 및 기준 전압은 동작 모드나 상태에 따라 상이하므로, 전류 모니터 회로(22)는 상태 신호 등에 의해 기능이 전환되도록 되어 있다.
스테이트 머신 제어 회로(214)는 스타트(Start) 단자에 입력되는 신호가 어서트되면 클럭 신호(Clock)의 계수를 개시하고, 스톱(Stop) 단자에 입력되는 신호가 어서트되면 계수를 정지하는 제1 타이머(Timer) TM1을 구비한다. 스타트(Start) 단자에는 제1 인에이블 신호(Enable1)가 입력되고, 스톱(Stop) 단자에는 콤퍼레이터(221)의 비교 결과가 일치하면 어서트되는 전류 모니터 출력 신호(CMO)가 입력된다. 제1 인에이블 신호(Enable1)는 제1 상태(State1)가 개시되면 어서트되고, 전류 모니터 출력 신호(CMO)는 제2 상태(State2)가 개시되면 어서트되므로, 제1 상태(State1)의 기간(TONA)을 계측할 수 있다. 또한, 스테이트 머신 제어 회로(214)는 TONA를 저장하는 레지스터(도시하지 않음)를 구비한다.
타이밍 D의 검출에 대하여 도 21을 사용하여 설명한다. 도 21은 타이밍 D를 검출하는 회로를 도시하는 블록도이다.
전류 모니터 회로(22)는 콤퍼레이터(221) 외에 VSE의 기울기의 변화를 검출하는 미분 회로(dI/dt 회로)(222)를 구비한다. 콤퍼레이터(221)는 미분 회로(222)의 출력 전압과 미리 설정되는 기준 전압(Vmon(State3))을 비교한다. Vmon(State3)은 ISE(VSE)의 기울기가 변화되는 것을 나타내는 전압이다.
스테이트 머신 제어 회로(214)는 스타트(Start) 단자에 입력되는 신호가 어서트되면 클럭 신호(Clock)의 계수를 개시하고, 스톱(Stop) 단자에 입력되는 신호가 어서트되면 계수를 정지하는 제2 타이머(Timer) TM2를 구비한다. 스타트(Start) 단자에는 제1 인에이블 신호(Enable1)가 입력되고, 스톱(Stop) 단자에는 콤퍼레이터(221)의 비교 결과가 일치하면 어서트되는 전류 모니터 출력 신호(CMO)가 입력된다. 제1 인에이블 신호(Enable1)는 제1 상태(State1)가 개시되면 어서트되고, 전류 모니터 출력 신호(CMO)는 제3 상태(State3)가 개시되면 어서트되므로, 제1 상태(State1)와 제2 상태(State2)의 합계 기간(TONB)을 계측할 수 있다. 또한, 스테이트 머신 제어 회로(214)는 TONB를 저장하는 레지스터(도시하지 않음)를 구비한다. 또한, 도 21의 전류 모니터 출력 신호(CMO)가 타이머 TM2의 스톱(Stop) 단자에 입력되지 않도록, 전류 모니터 회로(22)와 타이머 TM2 사이에 상태 신호 등에 의해 전류 모니터 출력 신호(CMO)의 통과를 허가 및 금지하는 게이트 회로 등이 삽입되어 있다.
타이밍 G의 검출에 대하여 도 22, 도 23을 사용하여 설명한다. 도 22는 타이밍 G를 검출하는 회로를 도시하는 블록도이다. 도 23은 타이밍 G를 검출하는 타이밍도이다. 또한, 타이밍 G를 검출하기 위해서는, 게이트 신호 전압(VG)을 미리 최대 전압까지 상승시켜 둘 필요가 있다.
전류 모니터 회로(22)의 콤퍼레이터(221)는 VSE와 미리 설정되는 기준 전압(Vmon(State6))을 비교한다. Vmon(State6)은 ISE가 감소하기 시작하는 전류값에 상당하는 전압이다.
스테이트 머신 제어 회로(214)의 제1 타이머(Timer) TM1의 스타트(Start) 단자에는 제2 인에이블 신호(Enable2)가 입력되고, 스톱(Stop) 단자에는 콤퍼레이터(221)의 비교 결과가 일치하면 어서트되는 전류 모니터 출력 신호(CMO)가 입력된다. 제2 인에이블 신호(Enable2)는 제5 상태(State5)가 개시되면 어서트되고, 전류 모니터 출력 신호(CMO)는 제6 상태(State6)가 개시되면 어서트되므로, 제5 상태(State5)의 기간(TOFFA)을 계측할 수 있다. 또한, 스테이트 머신 제어 회로(214)는 TOFFA를 저장하는 레지스터(도시하지 않음)를 구비한다.
타이밍 H의 검출에 대하여 도 24를 사용하여 설명한다. 도 24는 타이밍 H를 검출하는 회로를 도시하는 블록도이다.
전압 모니터 회로(25)는 VGE의 기울기의 변화를 검출하는 미분 회로(dV/dt 회로)(252)와, 미분 회로(252)의 출력 전압과 미리 설정되는 기준 전압(Vmon(State7))을 비교하는 콤퍼레이터(251)를 구비한다. Vmon(State7)은 VGE의 기울기가 변화되는 것을 나타내는 전압이다.
스테이트 머신 제어 회로(214)의 제2 타이머(Timer) TM2의 스타트(Start) 단자에는 제2 인에이블 신호(Enable2)가 입력되고, 스톱(Stop) 단자에는 콤퍼레이터(251)의 비교 결과가 일치하면 어서트되는 전압 모니터 출력 신호(VMO)가 입력된다. 제2 인에이블 신호(Enable2)는 제5 상태(State5)가 개시되면 어서트되고, 전압 모니터 출력 신호(VMO)는 제7 상태(State7)가 개시되면 어서트되므로, 제5 상태(State5)와 제6 상태(State2)의 합계 기간(TOFFB)을 계측할 수 있다. 또한, 스테이트 머신 제어 회로(214)는 TOFFB를 저장하는 레지스터(도시하지 않음)를 구비한다.
다음에, 실시예에 따른 전력 변환 장치의 준비 처리에 대하여 도 25∼도 30을 사용하여 설명한다. 도 25는 특성 검사용 준비 처리의 플로우도이다. 도 26은 특성 검사 시의 구성을 도시하는 블록도이다. 도 27은 IGBT 특성 검사 처리의 플로우도이다. 도 28은 IGBT 특성 테스트의 플로우도이다. 도 29는 IGBT 특성 보정 처리의 플로우도이다.
특성 검사용 준비 처리에 대하여 도 25, 도 26을 사용하여 설명한다.
스텝 S11 : 도 26에 도시한 바와 같이, 모터 대신 기준 저항을 전력 변환 장치(2)에 접속하여 특성 검사용 전동기 시스템을 구성한다.
스텝 S12 : CPU(31)는 "ReProgram" 커맨드를 발하여, 모든 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z)의 제어 스테이트(구동 제어 회로)를 "Data Install" 상태로 천이시킨다.
스텝 S13 : CPU(31)는 각 드라이버 IC의 각 구동 제어 회로의 기저 데이터 메모리(213_1∼213_4)의 각 메모리에 테스트용 구동 패턴을 기입한다. 도 27의 IGBT 특성 검사 처리로 이행한다.
IGBT 특성 검사 처리에 대하여 도 27, 도 28을 사용하여 설명한다.
스텝 S21 : CPU(31)는 "Test" 커맨드를 발하여, 모든 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z)를 테스트 모드("Test Mode") 상태로 천이시킨다. 예를 들어, 스위칭 소자(11)의 IGBT(12)를 테스트 대상으로 하는 경우, 스위칭 소자(11U)의 IGBT와 기준 저항을 통해 전류 경로를 만들기 위해, 예를 들어 스위칭 소자(11Z)의 IGBT를 온으로 하도록 제2 테스트 상태로 하고, 다른 스위칭 소자(11V, 11W, 11X, 11Y)의 IGBT(12)를 오프로 하도록 제4 테스트 상태로 한다.
스텝 S22 : 테스트 대상인 스위칭 소자 내의 1개의 IGBT를 DUT로 하고, 다른 하나의 IGBT를 오프로 하도록 제4 테스트 상태로 한다.
스텝 S23 : 도 28에 도시한 바와 같은 IGBT 특성 테스트를 실시한다.
스텝 S231 : 드라이버 IC(20U)는 제1 테스트 상태에 있어서 IGBT(12)의 TONA를 측정하여 레지스터에 저장한다.
스텝 S232 : 드라이버 IC(20U)는 제1 테스트 상태에 있어서 IGBT(12)의 TONB를 측정하여 레지스터에 저장한다.
스텝 S233 : 드라이버 IC(20U)는 제3 테스트 상태에 있어서 IGBT(12)의 TOFFA를 측정하여 레지스터에 저장한다.
스텝 S234 : 드라이버 IC(20U)는 제3 테스트 상태에 있어서 IGBT(12)의 TONB를 측정하여 레지스터에 저장한다.
스텝 S24 : CPU(31)는 레지스터에 저장되어 있는 IGBT 특성 테스트의 결과(TONA, TONB, TOFFA, TOFFB)를 MCU(30) 내의 기억 장치(32)에 저장한다.
스텝 S21∼S24를 모든 IGBT에 적용한다. 도 28의 IGBT 특성 보정 처리로 이행한다.
IGBT 특성 보정 처리에 대하여 도 29, 도 30을 사용하여 설명한다. 도 29는 IGBT 특성 보정 처리의 플로우도이다. 도 30은 특성이 상이한 IGBT의 특성의 어긋남의 보정을 설명하기 위한 타이밍도이다. 도 30의 좌측의 타이밍도는, 도 2와 마찬가지로, 2개의 IGBT의 Vth가 상이한 경우를 도시하고, 도 30의 우측의 타이밍도는, 특성의 어긋남을 보정한 경우를 도시하고 있다.
스텝 S31 : MCU(30)의 기억 장치(32)에 저장되어 있는 각 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z) 내의 2개의 IGBT 특성 테스트 결과(TONA, TONB, TOFFA, TOFFB)로부터, 2개의 IGBT가 동일한 특성으로 되도록 기저 데이터 메모리에 저장하는 통상 모드용의 전류 구동의 테이블을 산출한다. 이 산출은 테스트 모드에 있어서의 전류 구동 회로의 구동 능력이 통상 모드에서의 전류 구동 회로의 구동 능력과 소정의 비율로 되어 있는 것을 고려하여 행한다. 또한, 도 30에 도시한 바와 같이, 구동 제어 회로(21)로부터 출력되는 게이트 신호 전압(VG)이 IGBT(12_1, 12_2)에 인가되는 경우, IGBT(12_1)와 IGBT(12_2)의 Vth 특성이 상이하면, IGBT(12_1)의 게이트 단자 전압(VGE1) 및 센스 전류(ISE1)와 IGBT(12_2)의 게이트 단자 전압(VGE2) 및 센스 전류(ISE2)의 파형은 상이한 것으로 된다. IGBT(12_1)의 Vth1이 IGBT(12_2)의 Vth2보다도 낮으면, IGBT(12_1)의 턴온 시간(TON1)은 IGBT(12_2)의 턴온 시간(TON2)보다도 짧아진다. 이 경우, IGBT(12_2)의 게이트를 구동하는 능력(구동 전류)을 상승시켜, 도 30의 A로 나타내는 바와 같이, VGE2의 기울기를 변화시켜, TON2를 짧게 하여, TON2=TON1로 되도록 한다. IGBT(12_1)의 턴오프 시간(TOFF1)은 IGBT(12_2)의 턴오프 시간(TOFF2)보다도 짧아지는 경우도, IGBT(12_2)의 게이트를 구동하는 능력(구동 전류)을 상승시켜, 도 30의 A와 마찬가지로, VGE2의 기울기를 변화시켜, TOFF2를 짧게 하여, TOFF2=TOFF1로 되도록 한다.
스텝 S32 : CPU(31)는 "ReProgram" 커맨드를 발하여, 모든 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z)의 제어 스테이트(구동 제어 회로)를 "Data Install" 상태로 천이시킨다.
스텝 S33 : CPU(31)는 각 드라이버 IC의 각 구동 제어 회로의 기저 데이터 메모리(213_1∼213_4)의 각 메모리에 통상 모드용 구동 패턴을 기입한다.
스텝 S34 : CPU(31)는 "Normal" 커맨드를 발하여, 모든 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z)의 제어 스테이트(구동 제어 회로)를 "Normal Mode" 상태로 천이시킨다.
<변형예>
이하, 대표적인 변형예에 대하여, 몇가지 예시한다. 이하의 변형예의 설명에 있어서, 상술한 실시예에서 설명되고 있는 것과 마찬가지의 구성 및 기능을 갖는 부분에 대해서는, 상술한 실시예와 마찬가지의 부호가 사용될 수 있는 것으로 한다. 그리고 이러한 부분의 설명에 대해서는, 기술적으로 모순되지 않는 범위 내에 있어서, 상술한 실시예에 있어서의 설명이 적절히 원용될 수 있는 것으로 한다. 또한, 상술한 실시예의 일부, 및, 복수의 변형예의 전부 또는 일부가, 기술적으로 모순되지 않는 범위 내에 있어서, 적절히, 복합적으로 적용될 수 있다.
(변형예 1)
다음에, 변형예 1에 따른 전력 변환 장치의 구성에 대하여 도 31을 사용하여 설명한다. 도 31은 변형예 1에 따른 전력 변환 장치의 구성을 도시하는 블록도이다. 도 31에서는, 전력 변환 장치(2) 중 1상만을 도시하여 설명하지만, 타상도 마찬가지이다. 이하, 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)의 각 스위치를 구별할 필요가 없는 경우에는, 스위칭 소자(11)로서 설명한다.
변형예 1에 따른 전력 변환 장치(2)에 있어서는, 스위칭 소자를 구성하는 IGBT(12)는 3개 병렬로 접속되고, 그것에 수반하여 드라이버 IC(20)는 구동 제어 회로(21)를 3개 구비하지만, 그 밖의 구성 및 동작은 실시예와 마찬가지이다. 이하, 실시예와 상이한 부분을 주로 설명한다.
변형예 1에 따른 전력 변환 장치(2)는 스위칭 소자(11)를 갖는 인버터 회로(10)와 드라이버 IC(20)와 제어 회로(30)를 구비한다.
스위칭 소자(11)는 IGBT(12_1)와 IGBT(12_2)와 IGBT(12_3)가 병렬 접속되어 구성된다.
드라이버 IC(20)는, IGBT(12_1)를 구동하는 제1 구동 제어 회로(21_1)와, IGBT(12_2)를 구동하는 제2 구동 제어 회로(21_2)와, IGBT(12_3)를 구동하는 제3 구동 제어 회로(21_3)와, IGBT(12_1, 12_2, 12_3)의 구동 전류를 검출하는 전류 모니터 회로(22)를 구비한다. 또한, 드라이버 IC(20)는, IGBT(12_1, 12_2, 12_3)의 게이트의 구동을 차단하는 차단 회로(23)와, 제어 회로(30)와 인터페이스하는 MCU_I/F(24)와, IGBT(12_1, 12_2, 12_3)의 게이트 전압을 검출하는 전압 모니터 회로(25)와, 차단 회로(23)를 제어하는 논리 회로(26)를 구비한다. 드라이버 IC(20)는 상기 구성 요소를 하나의 반도체 칩에 구비한다. 제1 구동 제어 회로(21_1), 제2 구동 제어 회로(21_2) 및 제3 구동 제어 회로(21_3)의 각 구동 제어 회로는 제어 회로(30)로부터의 PWM 신호에 기초하여 IGBT(12_1, 12_2, 12_3)를 온ㆍ오프하기 위해 게이트 전극을 구동하는 드라이브 신호를 생성한다. 논리 회로(26)는 제1 구동 제어 회로(21_1)로부터의 신호와 제2 구동 제어 회로(21_2)로부터의 신호와 제3 구동 제어 회로(21_3)로부터의 신호 중 적어도 어느 한쪽이 어서트되었을 때에 출력을 하이로 하는 회로이며, 예를 들어 OR 회로이다.
제1 출력 단자 OT1과 IGBT(12_1)의 게이트 단자 사이에 게이트 저항 Rg1이, 제2 출력 단자 OT2와 IGBT(12_2)의 게이트 단자 사이에 게이트 저항 Rg2가, 제3 출력 단자 OT3과 IGBT(12_3)의 게이트 단자 사이에 게이트 저항 Rg3이 설치되어 있다. 입력 단자 IT1, IT2, IT3과 IGBT(12_1, 12_2, 12_3)의 센스 이미터 단자 사이에 전류 검출용 저항 Re1, Re2, Re3이 접속되어 있다. 입출력 단자 IOT와 IGBT(12_1, 12_2, 12_3)의 게이트 단자 사이에 차단 저항 Rc1, Rc2, Rc3이 접속되어 있다.
변형예 2에서는 스위칭 소자(11)를 구성하는 IGBT(12)는 3개 병렬로 접속되는 예를 설명하였지만, 이것에 한정되는 것은 아니고, 4개 이상 있어도 된다. 이 경우, 구동 제어 회로(21)는 IGBT(12)와 동일수 설치한다.
(변형예 2)
변형예 2에 따른 테스트 모드의 기저 데이터 메모리에 대하여 도 32를 사용하여 설명한다. 도 32는 테스트 모드의 상태와 기저 데이터 메모리의 관계를 설명하는 도면이다.
실시예에서는, 도 14에 도시한 바와 같이, 4개의 테스트 상태에 대응하여 4개의 기저 데이터 메모리를 구비하고 있지만, 변형예 2에서는 CPU(31)에 의해, 하나의 동일한 기저 데이터 메모리를 재기입함으로써 4개의 테스트 상태에 대응시키고 있다. 이에 의해, HW 리소스를 적게 할 수 있다.
변형예 2는 예를 들어 변형예 1에도 적용할 수 있다.
(변형예 3)
IGBT 특성 보정 처리의 변형예에 대하여 도 33, 도 34를 사용하여 설명한다. 도 33은 변형예 3에 따른 IGBT 특성 보정 처리의 플로우도이다. 도 34는 IGBT 특성 보정 확인 처리의 플로우도이다. 변형예 3에서는, 도 27의 IGBT 특성 검사 후의 도 29의 IGBT 특성 보정 처리 대신에, 도 33의 IGBT 특성 보정 처리 및 도 34의 IGBT 특성 보정 확인 처리를 행한다. 테스트 모드에 있어서 전류 구동 회로(212)를 기저 데이터 메모리의 구동 능력 정보로 제어함으로써, IGBT 특성 보정의 확인을 행할 수 있다.
스텝 S41 : MCU(30)의 기억 장치(32)에 저장되어 있는 각 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z) 내의 2개의 IGBT 특성 테스트 결과(TONA, TONB, TOFFA, TOFFB)로부터, 2개의 IGBT가 동일한 특성으로 되도록 기저 데이터 메모리용의 전류 구동의 테이블을 수정한다. 예를 들어, IGBT(12_1)의 TONA를 TONA(1), IGBT(12_2)의 TONA를 TONA(2)라 하고, TONA(1)<TONA(2)의 경우, IGBT(12_2)의 구동 능력을 높이거나, 또는 IGBT(12_1)의 구동 능력을 약화시킨다.
스텝 S42 : CPU(31)는 "ReProgram" 커맨드를 발하여, 모든 드라이버 IC(20U, 20V, 20W, 20X, 20Y, 20Z)의 제어 스테이트(구동 제어 회로)를 "Data Install" 상태로 천이시킨다.
스텝 S43 : CPU(31)는 각 드라이버 IC의 각 구동 제어 회로의 기저 데이터 메모리(213_1∼213_4)의 각 메모리에 테스트용 구동 패턴을 기입한다. 도 31의 IGBT 특성 보정 확인 처리로 이행한다.
IGBT 특성 보정 확인 처리에 대하여 도 34를 사용하여 설명한다.
스텝 S51 : 모든 IGBT에 대하여 도 27의 IGBT 특성 검사(스텝 S21∼S24)를 행한다.
스텝 S52 : CPU(31)는 IGBT 특성 테스트 결과의 특성차가 규정값 내인지 여부를 판단한다. "예"의 경우에는, 도 29의 IGBT 특성 보정 처리로 이행한다. "아니오"의 경우에는, 스텝 S53으로 이행한다.
스텝 S53 : CPU(31)는 에러 처리를 행한다.
(변형예 4)
변형예에 따른 구동 제어 회로에 대하여 도 35, 도 36을 사용하여 설명한다. 도 35는 변형예에 따른 구동 제어 회로의 구성을 도시하는 블록도이다. 도 36은 변형예에 따른 파형 생성 회로의 구성을 도시하는 블록도이다.
실시예에서는 통상 모드와 테스트 모드의 파형 생성 회로를 공통으로 하여 기저 데이터 메모리에 의해 전류 구동 회로의 구동 능력을 전환하고 있지만, 변형예 4에서는 통상 모드용의 파형 생성 회로(211) 외에 테스트 모드용의 파형 생성 회로(211T)를 구비한다. 이에 의해, 테스트 모드 시의 제어가 간단해진다.
통상 모드용의 파형 생성 회로(211)는 기저 데이터 메모리(213)와 전류 구동 회로(212)와 셀렉터 SL3을 구비한다. 기저 데이터 메모리(213)와 전류 구동 회로(212)는 실시예와 마찬가지의 구성이다. 셀렉터 SL3은 2입력의 OR 게이트와 2입력의 AND 게이트를 구비하고, AND 게이트의 하나의 입력에는 반전 신호가 입력된다.
테스트 모드용의 파형 생성 회로(211T)는 전류 구동 회로(212T)와 셀렉터 SL4, SL5를 구비한다. 테스트 모드용의 파형 생성 회로(211T)는, 통상 모드용의 파형 생성 회로(211)와 달리, 기저 데이터 메모리를 구비하지 않고, 전류 구동 회로(212T)의 구동 능력은 고정이다.
전류 구동 회로(212T)는 고기준 전위와 단자 TCT 사이에 PMOS 트랜지스터 MPT와, 저기준 전위와 단자 TCT 사이에 NMOS 트랜지스터 MNT1∼MNN을 구비한다. 단자 TCT는 출력 단자 OT에 접속된다. PMOS 트랜지스터 MPT는 게이트 신호 전압(VG)을 상승시키고, NMOS 트랜지스터 MNT는 게이트 신호 전압(VG)을 하강시킨다. 전류 구동 회로(212T)는 전류 구동 회로(212)에 대하여, 구동 능력이 충분히 작은 값으로 하여, 굳이 게이트 신호 파형이 급준하게 상승하지 않도록 한다. 또한, 전류 구동 회로(212T)는 전류 구동 회로(212)의 스케일다운 레이아웃으로 함으로써, 전류비가 특정값으로 되도록 하고 있다. 이에 의해, 게이트 신호의 상승 및 하강 시의 IGBT의 특성을 고정밀도로 취득할 수 있다.
테스트 모드("Test Mode") 상태에서는, 스테이트 머신 제어 회로(214)로부터 출력되는 테스트 모드 신호(Test mode)가 H로 되고, 셀렉터 SL3의 OR 게이트의 출력은 H, AND 게이트의 출력은 L로 되고, 전류 구동 회로(212)의 단자 TCT의 출력은 플로팅으로 된다. 또한, 셀렉터 SL4, SL5에는 스테이트 머신 제어 회로(214)로부터의 출력 신호(RUM, FDM)가 전류 구동 회로(212T)에 입력되어, 구동 전류가 출력 단자 OT에 출력된다. 출력 단자 OT로부터 H를 출력하는 경우에는, 스테이트 머신 제어 회로(214)로부터 셀렉터 SL4에 입력되는 신호(RUM)는 타이머 TM2 등에 입력되는 클럭 신호(Clock)이며, 셀렉터 SL5에 입력되는 신호는 L이다. 그리고, 셀렉터 SL4로부터 클럭 신호(Clock)가 출력되고, 셀렉터 SL5로부터 L이 출력된다. 이에 의해, 도 20과 마찬가지로, 전류 구동 회로(212T)의 출력은 클럭 신호(Clock)의 주기로 계단상으로 상승한다. 출력 단자 OT로부터 L을 출력하는 경우에는, 스테이트 머신 제어 회로(214)로부터 셀렉터 SL4에 입력되는 신호는 H이며, 셀렉터 SL5에 입력되는 신호(FDM)는 클럭 신호(Clock)이다. 그리고, 셀렉터 SL4로부터 H가 출력되고, 셀렉터 SL5로부터 클럭 신호(Clock)가 출력된다. 이에 의해, 도 23과 마찬가지로, 전류 구동 회로(212T)의 출력은 클럭 신호(Clock)의 주기로 계단상으로 하강한다.
통상 모드("Normal Mode") 상태에서는, 스테이트 머신 제어 회로(214)로부터 출력되는 테스트 모드 신호(Test mode)가 L로 되고, 기저 데이터 메모리(213)로부터 셀렉터 SL3에 입력되는 신호는 전류 구동 회로(212)에 출력이 가능해진다. 또한, 셀렉터 SL4는 H를 출력하고, SL5는 L을 출력하고, 전류 구동 회로(212T)의 단자 TCT의 출력은 플로팅으로 되고, 전류 구동 회로(212)의 구동 전류가 출력 단자 OT에 출력된다.
변형예 4에 따른 전력 변환 장치의 IGBT의 특성 검사는 실시예와 마찬가지로 행할 수 있다. 또한, 테스트 모드용의 파형 생성 회로는, 기저 데이터 메모리를 갖지 않고, 전류 구동 회로의 구동 능력은 고정이므로, 도 25의 스텝 S12, S13은 실행하지 않는다.
변형예 4는 예를 들어 변형예 1에도 적용할 수 있다.
(변형예 5)
도 37은 변형예 5에 따른 IGBT의 특성 검사를 담당하는 회로 부분의 블록도이다.
실시예 및 변형예 4에서는 전류 모니터 회로(22) 및 전압 모니터 회로(25)는 콤퍼레이터를 포함하고 있지만, 변형예 5에서는 전류 모니터 회로(22) 및 전압 모니터 회로(25)는 A/D 변환 회로를 포함하고 있다. 그 밖의 구성 및 동작은 실시예와 마찬가지이다.
변형예 5는 예를 들어 변형예 1, 4에도 적용할 수 있다.
<응용예>
실시예, 변형예 1∼5에서는, 복수의 IGBT의 온 시간 및 오프 시간을 일치시키는 것을 설명하였지만, 실시예, 변형예 1∼5의 구성에 있어서 과도 응답의 오버슈트 대책에도 적용할 수 있다. 또한, 스위칭 소자(11U, 11V, 11W, 11X, 11Y, 11Z)의 각 스위칭 소자가 하나의 IGBT를 포함하고 있는 경우(병렬 접속되지 않는 경우)의 과도 응답의 오버슈트 대책에도 적용할 수 있다.
과도 응답의 대책에 대하여 도 38∼도 43을 사용하여 설명한다. 도 38은 턴온 시(Rg=3.5Ω)의 신호 파형이다. 도 39는 턴온 시(Rg=43Ω)의 신호 파형이다. 도 40은 턴오프 시(Rg=3.5Ω)의 신호 파형이다. 도 41은 턴오프 시(Rg=43Ω)의 신호 파형이다. 도 42는 턴온 시의 신호 파형과 상태를 도시하는 파형도이다. 도 43은 기저 데이터 메모리에 의한 구동 제어예를 도시하는 도면이다. 또한, 기저 데이터 메모리에는 "Address", "IGBT State"는 저장되지 않는다.
도 38∼도 41에 도시한 바와 같이, 응답성을 높이려고 하는 경우 게이트 저항(Rg)을 작게 함으로써, 고속화가 도모되지만, 콜렉터 전류(Ic)의 오버슈트가 발생하기 쉬워져, 노이즈 및 스위칭 손실의 증가로 이어진다.
그 때문에, 게이트의 구동 전류(IG)를 턴온 시의 포화 상태의 직전 상태(State3) 및 턴오프 시의 포화 상태의 직전 상태(State7)에 있어서, 전류 구동 능력을 떨어뜨리는 신호 파형으로 함으로써, 오버슈트를 방지할 수 있다.
예를 들어, 턴온 시의 각 상태에 있어서의 구동 전류(IG)(기저 데이터 메모리의 설정)를 이하와 같이 한다.
제1 상태(State1) : 최대 전류 구동으로 설정한다(IG=I1). 예를 들어, 도 43에 도시한 바와 같이, 기저 데이터 메모리의 어드레스(Address) 0∼L-1의 "High side"의 데이터를 "000000"으로, "Low side"의 데이터를 "000000"으로 한다.
제2 상태(State2) : 전류 구동 능력을 제한하는 설정으로 한다(IG=I2<I1). 예를 들어, 도 43에 도시한 바와 같이, 기저 데이터 메모리의 어드레스(Address) L∼M-1의 "High side"의 데이터를 "110000"으로, "Low side"의 데이터를 "000000"으로 한다. "High side"의 데이터에 "1"이 있을수록 전류 구동 능력이 낮아진다.
제3 상태(State3) : 일단, 전류 구동 능력을 올리고, 오버슈트하지 않도록 서서히 전류 구동 능력을 내리는 설정으로 한다(IG=I1⇒I3). 예를 들어, 도 43에 도시한 바와 같이, 기저 데이터 메모리의 어드레스(Address) M∼N-n의 "High side"의 데이터를 "000000"으로 하고, 어드레스(Address) N-2의 "High side"의 데이터를 "111100", 어드레스(Address) N-1의 데이터를 "111101", 어드레스(Address) N의 "High side"의 데이터를 "111110"으로 서서히 구동 능력을 내린다. 어드레스(Address) M∼N의 "Low side"의 데이터를 "000000"으로 한다.
제4 상태(State4) : 최저한의 온 상태를 유지하기 위한 전류 구동 능력으로 설정한다(IG=I3). 예를 들어, 기저 데이터 메모리의 "High side"의 데이터를 "111100"으로, "Low side"의 데이터를 "000000"으로 한다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태, 실시예 및 변형예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태, 실시예 및 변형예에 한정되는 것은 아니고, 다양하게 변경 가능한 것은 물론이다.
1 : 전동기 시스템
2 : 전력 변환 장치
10 : 인버터 회로
11 : 스위칭 소자
12 : IGBT(전력용 반도체 장치)
20 : 드라이버 IC(반도체 장치)
21 : 구동 제어 회로
211 : 파형 생성 회로
212 : 전류 구동 회로
213 : 기저 데이터 메모리
214 : 스테이트 머신 제어 회로
215 : 스테이트 머신 판단 회로
21 : 구동 제어 회로
22 : 전류 모니터 회로
23 : 차단 회로
24 : MCU_I/F
25 : 전압 모니터 회로
30 : 제어 회로(MCU, 제어용 반도체 장치)
31 : CPU
32 : 기억 장치
33 : PWM 회로
34 : I/O 인터페이스

Claims (20)

  1. 반도체 장치는, IGBT의 게이트 단자를 구동하는 구동 제어 회로를 구비하고,
    상기 구동 제어 회로는,
    제어용 반도체 장치로부터의 PWM 신호의 상승 및 하강에 기초하여 상태를 제어하는 스테이트 머신 제어 회로와,
    상승용의 구동 전류 정보 및 하강용의 구동 전류 정보를 저장하는 기저 데이터 메모리와,
    상기 기저 데이터 메모리에 저장되는 구동 전류 정보에 기초하여 상기 IGBT를 구동하는 전류 구동 회로와,
    상기 전류 구동 회로의 출력이 접속되는 출력 단자
    를 구비하고,
    상기 스테이트 머신 제어 회로는,
    상기 PWM 신호의 상승 시, 상기 기저 데이터 메모리에 저장되는 상승용의 구동 전류 정보를 소정 기간 내에 복수회 판독하여 상기 전류 구동 회로를 구동하고,
    상기 PWM 신호의 하강 시, 상기 기저 데이터 메모리에 저장되는 하강용의 구동 전류 정보를 소정 기간 내에 복수회 판독하여 상기 전류 구동 회로를 구동하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전류 구동 회로는,
    소정 전위가 인가되는 단자와 상기 출력 단자 사이에 병렬로 접속되는 복수의 상승용의 트랜지스터와,
    상기 소정 전위보다도 낮은 기준 전위가 인가되는 단자와 상기 출력 단자 사이에 병렬로 접속되는 복수의 하강용의 트랜지스터
    를 구비하고,
    상기 구동 전류 정보는,
    상기 복수의 상승용의 트랜지스터 중 어느 트랜지스터를 온으로 할지, 및,
    상기 복수의 하강용의 트랜지스터 중 어느 트랜지스터를 온할지의 정보인 반도체 장치.
  3. 제2항에 있어서,
    상기 기저 데이터 메모리는 상기 소정 기간 내에 판독되는 상승용의 구동 전류 정보가 변화되도록 설정되고,
    상기 기저 데이터 메모리는 상기 소정 기간 내에 판독되는 하강용의 구동 전류 정보가 변화되도록 설정되는 반도체 장치.
  4. 제2항에 있어서,
    상기 구동 제어 회로를 복수 구비하고,
    상기 복수의 구동 제어 회로의 각각은 병렬 접속되는 복수의 IGBT의 게이트 단자의 각각을 구동하는 반도체 장치.
  5. 제4항에 있어서,
    상기 복수의 IGBT의 게이트 역치 전압이 상이함으로써 게이트 단자 전압의 상승 특성이 상이한 경우, 상기 복수의 IGBT의 게이트 단자 전압의 상승 특성을 근접시키도록 상기 소정 기간 내에 판독되는 상승용의 구동 전류 정보가 조정되는 반도체 장치.
  6. 제4항에 있어서,
    상기 복수의 IGBT의 게이트 역치 전압이 상이함으로써 게이트 단자 전압의 하강 특성이 상이한 경우, 상기 복수의 IGBT의 게이트 단자 전압의 하강 특성을 근접시키도록 상기 소정 기간 내에 판독되는 하강용의 구동 전류 정보가 조정되는 반도체 장치.
  7. 반도체 장치는,
    IGBT의 게이트 단자를 구동하는 전류 구동 회로와,
    상기 전류 구동 회로의 출력이 접속되는 출력 단자와,
    상기 전류 구동 회로를 제어하는 제어 회로와,
    상기 IGBT의 게이트 단자 전압을 검지하는 전압 모니터 회로와,
    상기 IGBT의 센스 전류를 검지하는 전류 모니터 회로와,
    상기 전압 모니터 회로 또는 전류 모니터 회로의 검지 결과에 기초하여 상기 IGBT의 게이트 역치에 대응하는 시간 정보를 취득하는 시간 계측 회로
    를 구비하고,
    상기 전류 구동 회로는,
    소정 전위가 인가되는 단자와 상기 출력 단자 사이에 접속되는 상승용의 트랜지스터와,
    상기 소정 전위보다도 낮은 기준 전위가 인가되는 단자와 상기 출력 단자 사이에 접속되는 하강용의 트랜지스터
    를 구비하는 반도체 장치.
  8. 제7항에 있어서,
    상기 전류 구동 회로는,
    상기 소정 전위가 인가되는 단자와 상기 출력 단자 사이에 병렬로 접속되는 복수의 상승용의 트랜지스터와,
    상기 기준 전위가 인가되는 단자와 상기 출력 단자 사이에 병렬로 접속되는 복수의 하강용의 트랜지스터
    를 구비하고,
    상기 제어 회로는 상기 전류 구동 회로의 구동 능력 정보를 저장하는 기저 데이터 메모리를 구비하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제어 회로는 상기 전류 구동 회로를 클럭 신호에 기초하여 구동하는 반도체 장치.
  10. 제7항에 있어서,
    상기 시간 계측 회로는 스타트 신호가 활성화될 때 클럭 신호를 계수하고, 스톱 신호가 활성화될 때 계수를 정지하고,
    상기 스톱 신호는 상기 전류 모니터 회로 또는 상기 전압 모니터 회로의 검지 신호인 반도체 장치.
  11. 전력 변환 장치로서,
    병렬 접속되는 제1 IGBT 및 제2 IGBT와,
    반도체 장치와,
    메모리를 갖는 제어용 반도체 장치
    를 구비하고,
    상기 반도체 장치는,
    상기 제1 IGBT를 구동하는 제1 구동 제어 회로와,
    상기 제2 IGBT를 구동하는 제2 구동 제어 회로와,
    상기 제1 IGBT의 구동 전류를 검지하는 제1 전류 모니터 회로와,
    상기 제2 IGBT의 구동 전류를 검지하는 제2 전류 모니터 회로와,
    상기 제1 IGBT 및 제2 IGBT의 각각의 구동 전압을 검지하는 전압 모니터 회로
    를 구비하고,
    상기 제1 구동 제어 회로 및 제2 구동 제어 회로의 각각은,
    상기 제어용 반도체 장치로부터의 커맨드에 기초하여 동작 모드를 제어하는 스테이트 머신 제어 회로와,
    구동 전류 정보를 저장하는 기저 데이터 메모리와,
    상기 기저 데이터 메모리에 저장되는 상기 구동 전류 정보에 기초하여 상기 제1 IGBT 및 제2 IGBT를 각각 구동하는 전류 구동 회로
    를 구비하고,
    상기 제어용 반도체 장치는, 상기 반도체 장치를 제1 동작 모드로 설정하여, 상기 제1 및 제2 구동 제어 회로에 상기 제1 또는 제2 전류 모니터 회로와 상기 전압 모니터 회로에 의해 상기 제1 IGBT 및 제2 IGBT의 특성을 취득시키고, 취득한 상기 제1 IGBT 및 제2 IGBT의 특성을 상기 메모리에 저장하고,
    상기 제어용 반도체 장치는 상기 메모리에 저장되는 상기 제1 IGBT 및 제2 IGBT 특성에 기초하여, 상기 제1 IGBT 및 제2 IGBT 특성의 어긋남이 적어지도록 전류 구동 정보를 산출하고, 상기 제1 구동 제어 회로 및 제2 구동 제어 회로의 상기 기저 데이터 메모리에 상기 산출한 전류 구동 정보를 저장하고,
    상기 제어용 반도체 장치는, 상기 반도체 장치를 제2 동작 모드로 설정하여, 상기 제1 구동 제어 회로 및 제2 구동 제어 회로에 각각의 기저 데이터 메모리에 저장되는 전류 구동 정보에 기초하여 상기 제1 IGBT 및 제2 IGBT를 구동시키는 전력 변환 장치.
  12. 제11항에 있어서,
    상기 전류 구동 회로의 상기 제1 동작 모드에서의 구동 능력은, 상기 제2 동작 모드에서의 구동 능력보다도 작은 전력 변환 장치.
  13. 제12항에 있어서,
    상기 반도체 장치가 제1 동작 모드인 경우,
    상기 제1 구동 제어 회로는, 상기 제1 IGBT의 게이트 회로 용량을 차지하는 상태로부터 게이트 회로 용량의 차지가 완료되어 온 상태로 천이하는 타이밍과, 상기 제1 IGBT의 게이트 회로 용량을 디스차지하는 상태로부터 게이트 회로 용량의 디스차지가 완료되어 오프 상태로 천이하는 타이밍을 검출하고, 그들을 시간 정보로서 제1 레지스터에 유지하고,
    상기 제2 구동 제어 회로는, 상기 제2 IGBT의 게이트 회로 용량을 차지하는 상태로부터 게이트 회로 용량의 차지가 완료되어 온 상태로 천이하는 타이밍과, 상기 제2 IGBT의 게이트 회로 용량을 디스차지하는 상태로부터 게이트 회로 용량의 디스차지가 완료되어 오프 상태로 천이하는 타이밍을 검출하고, 그들을 시간 정보로서 제2 레지스터에 유지하는 전력 변환 장치.
  14. 제13항에 있어서,
    상기 반도체 장치가 제1 동작 모드인 경우,
    상기 제어용 반도체 장치는,
    상기 제1 레지스터 및 제2 레지스터의 내용을 상기 메모리에 저장하고,
    상기 메모리에 저장되는 상기 제1 레지스터 및 제2 레지스터의 내용에 기초하여, 상기 제1 IGBT 및 제2 IGBT 특성의 어긋남이 적어지도록 전류 구동 정보를 산출하고, 상기 제1 구동 제어 회로 및 제2 구동 제어 회로의 상기 기저 데이터 메모리에 상기 산출한 전류 구동 정보를 저장하는 전력 변환 장치.
  15. 제14항에 있어서,
    상기 스테이트 머신 제어 회로는 상기 전류 구동 회로를 클럭 신호에 기초하여 구동하는 전력 변환 장치.
  16. 제14항에 있어서,
    상기 제1 전류 모니터 회로, 상기 제2 전류 모니터 회로 또는 상기 전압 모니터 회로의 검지 결과에 기초하여 상기 제1 IGBT 및 제2 IGBT의 게이트 역치에 대응하는 시간 정보를 취득하는 시간 계측 회로
    를 구비하고,
    상기 시간 계측 회로는 스타트 신호가 활성화될 때 클럭 신호를 계수하고, 스톱 신호가 활성화될 때 계수를 정지하고,
    상기 스톱 신호는 상기 전류 모니터 회로 또는 상기 전압 모니터 회로의 검지 신호인 전력 변환 장치.
  17. 제11항에 있어서,
    상기 반도체 장치가 제2 동작 모드인 경우,
    상기 스테이트 머신 제어 회로는,
    상기 PWM 신호의 상승 시, 상기 기저 데이터 메모리에 저장되는 상승용의 구동 전류 정보를 소정 기간 내에 복수회 판독하여 상기 전류 구동 회로를 구동하고,
    상기 PWM 신호의 하강 시, 상기 기저 데이터 메모리에 저장되는 하강용의 구동 전류 정보를 소정 기간 내에 복수회 판독하여 상기 전류 구동 회로를 구동하는 전력 변환 장치.
  18. 제17항에 있어서,
    상기 전류 구동 회로는,
    소정 전위가 인가되는 단자와 상기 출력 단자 사이에 병렬로 접속되는 복수의 상승용의 트랜지스터와,
    상기 소정 전위보다도 낮은 기준 전위가 인가되는 단자와 상기 출력 단자 사이에 병렬로 접속되는 복수의 하강용의 트랜지스터
    를 구비하고,
    상기 구동 전류 정보는,
    상기 복수의 상승용의 트랜지스터 중 어느 트랜지스터를 온으로 할지, 및,
    상기 복수의 하강용의 트랜지스터 중 어느 트랜지스터를 온할지의 정보인 전력 변환 장치.
  19. 제18항에 있어서,
    상기 복수의 IGBT의 게이트 역치 전압이 상이함으로써 게이트 단자 전압의 상승 특성이 상이한 경우, 상기 복수의 IGBT의 게이트 단자 전압의 상승 특성을 근접시키도록 상기 소정 기간 내에 판독되는 상승용의 구동 전류 정보가 조정되는 전력 변환 장치.
  20. 제19항에 있어서,
    상기 복수의 IGBT의 게이트 역치 전압이 상이함으로써 게이트 단자 전압의 하강 특성이 상이한 경우, 상기 복수의 IGBT의 게이트 단자 전압의 하강 특성을 근접시키도록 상기 소정 기간 내에 판독되는 하강용의 구동 전류 정보가 조정되는 전력 변환 장치.
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