JP2014150701A - 回路制御装置 - Google Patents

Abstract

【課題】電圧駆動型の半導体スイッチング素子を、当該半導体スイッチング素子の実際の特性に応じて最適に駆動制御することが可能な、回路制御装置を提供すること。
【解決手段】本発明の回路制御装置（２０）は、制御入力生成部（２２）と入力電圧取得部（２３２）とを備えている。入力電圧取得部は、制御端子に入力された制御入力の電圧を取得する。制御入力生成部は、予め設定された半導体スイッチング素子の特性情報に基づいて、制御入力を生成する。特に、制御入力生成部は、制御入力を、「入力電圧取得部による制御入力の電圧の取得値を所定の目標値に一致させるように」生成する。また、制御入力生成部は、生成した制御入力を半導体スイッチング素子の制御端子に入力するように、当該制御端子に接続されている。
【選択図】図１

Description

本発明は、いわゆる電圧駆動型の半導体スイッチング素子を制御する、回路制御装置に関する。

従来のこの種の装置として、特開２０１２−１５７２２３号公報に開示されたものが知られている。かかる従来の装置においては、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下「ＩＧＢＴ」と略称する）の特性情報がメモリに記憶されている。そして、このメモリに記憶された特性情報に基づいて、電圧制御回路（ＩＧＢＴの制御端子電圧を制限する回路）が制御される。

特開２０１２−１５７２２３号公報

この種の半導体スイッチング素子の特性情報（例えば、ゲート閾値電圧、端子間容量、等。）は、その定格値あるいは代表値が、カタログ等にて示されている。あるいは、この特性情報は、予め測定され得る。しかしながら、この特性情報は、製造時に個体間でばらつきが生じ得る。また、この特性情報は、経年変化し得る。これらの理由等により、上述した従来の装置においては、スイッチング損失等の点でまだまだ改善の余地があった。

本発明は、上記に例示した事情等に鑑みてなされたものである。すなわち、本発明の目的は、いわゆる電圧駆動型の半導体スイッチング素子を、当該半導体スイッチング素子の実際の特性に応じて最適に駆動制御することが可能な、回路制御装置を提供することにある。

本発明の対象となる回路制御装置は、いわゆる電圧駆動型の半導体スイッチング素子を制御するように構成されている。ここで、上述の「電圧駆動型の半導体スイッチング素子」とは、制御端子への制御入力（具体的にはゲートに入力されるゲート信号）の、電圧により、駆動制御されるように構成された半導体スイッチング素子（例えばＩＧＢＴ）である。

本発明の特徴は、前記回路制御装置が、後述するように構成された入力電圧取得部及び制御入力生成部を備えたことにある。ここで、前記入力電圧取得部は、前記制御端子に入力された前記制御入力の電圧を取得するように設けられている。前記制御入力生成部は、予め設定された前記半導体スイッチング素子の特性情報に基づいて、前記制御入力を生成するように設けられている。特に、前記制御入力生成部は、「前記入力電圧取得部による前記制御入力の電圧の取得値を、所定の目標値に一致させるように」、前記制御入力を生成するようになっている。また、前記制御入力生成部は、生成した前記制御入力を前記半導体スイッチング素子の前記制御端子に入力するように、当該制御端子に接続されている。

本発明の一実施形態に係る回路制御装置の概略構成を示す図。 図１に示されている不揮発メモリに予め記憶されたＶｇｔマップの一例を示す図。 図１に示されている回路制御装置の動作の一例を説明するためのフローチャート。 図１に示されている回路制御装置の動作の一例を説明するためのフローチャート。 図１に示されている車載電気回路の一変形例の概略構成を示す図。 図５に示されている変形例の車載電気回路における動作の一例を説明するためのフローチャート。

以下、本発明を具体化した一実施形態を、図面を適宜参照しつつ説明する。なお、変形例は、当該実施形態の説明中に挿入されると首尾一貫した一実施形態の説明の理解が妨げられるので、末尾にまとめて記載されている。

＜構成＞
図１に示されている車載電気回路１０は、いわゆるハイブリッド自動車に搭載されたパワーコントロールユニットの一部である。パワーコントロールユニットは、上述のハイブリッド自動車に搭載されたモータジェネレータの駆動制御を行うための装置である。本実施形態においては、このパワーコントロールユニットは、複数のパワーカード１２を備えている。パワーカード１２は、少なくとも半導体スイッチング素子１４と感温ダイオード１６とをパッケージ化したものである。

半導体スイッチング素子１４は、いわゆる電圧駆動型の素子としてのＩＧＢＴであって、制御端子としてのゲート端子と、一対の主端子（入出力端子）としてのコレクタ端子及びエミッタ端子と、を備えている。すなわち、この半導体スイッチング素子１４は、ゲート信号（ゲート端子への制御入力）の電圧により駆動制御されるように構成されている。なお、本実施形態においては、半導体スイッチング素子１４はＩＧＢＴであるので、パワーカード１２には、当該半導体スイッチング素子１４に逆並列接続された図示しないフリーホイールダイオードも搭載されている。本発明の「感温部」としての感温ダイオード１６は、半導体スイッチング素子１４の温度（以下、「素子温度Ｔ」と称する。）に対応した出力を生じるように、半導体スイッチング素子１４の近傍位置に配置されている。

本発明の一実施形態に係る回路制御装置２０は、半導体スイッチング素子１４の動作を制御するように構成されている。本実施形態においては、回路制御装置２０は、複数のパワーカード１２の各々に対応して１つずつ設けられている。回路制御装置２０は、パワーカード１２側の端子Ｔ１〜ｔ５を介して、パワーカード１２に接続されている。すなわち、パワーカード１２は、回路制御装置２０に対して、交換可能に取り付けられている。

端子Ｔ１は、半導体スイッチング素子１４のゲート端子に接続されている。端子Ｔ２は、半導体スイッチング素子１４のコレクタ端子に接続されている。また、端子Ｔ２は、パワーカード１２の外部に設けられたコレクタ配線に接続されるようになっている。端子Ｔ３は、半導体スイッチング素子１４のエミッタ端子に接続されている。また、端子Ｔ３は、パワーカード１２の外部に設けられたエミッタ配線に接続されるようになっている。端子Ｔ４は、半導体スイッチング素子１４のセンス端子（コレクタ電流と相関を有する微少電流を出力する）端子に接続されている。また、端子Ｔ４は、パワーカード１２の外部に設けられたセンス抵抗Ｒにおける一端側に接続されるようになっている。なお、センス抵抗Ｒにおける他端側は、上述のエミッタ配線に接続されている。すなわち、センス抵抗Ｒは、エミッタ配線に並列接続されている。端子Ｔ５は、感温ダイオード１６に接続されている。

回路制御装置２０は、ドライバＩＣ２１を備えている。ドライバＩＣ２１は、端子Ｔ６〜Ｔ１４を備えている。端子Ｔ６及びＴ７は、複数のパワーカード１２及び回路制御装置２０における各々の駆動を制御するために設けられたメインコントローラＭＣに接続されている。すなわち、１つのメインコントローラＭＣに対して、複数の回路制御装置２０が接続されている。一方、端子Ｔ８〜Ｔ１４は、パワーカード１２側の配線に接続されている。

メインコントローラＭＣは、上述のハイブリッド自動車の運転状態に応じて、複数の回路制御装置２０のそれぞれに対して駆動制御信号を出力するようになっている。また、メインコントローラＭＣは、必要に応じて、複数の回路制御装置２０のそれぞれに対して、半導体スイッチング素子１４の特性情報（Ｖth，Ｑg，等）を出力するようになっている。ここで、「Ｖth」は、ゲート閾値電圧である。また、「Ｑg」は、ゲート容量（ゲートチャージ容量）である。ドライバＩＣ２１は、端子Ｔ６への入力により駆動制御信号を受け取るとともに、端子Ｔ７への入力により特性情報を受け取るようになっている。

パワーカード１２の端子Ｔ１は、ドライバＩＣ２１の端子Ｔ８、Ｔ９、及びＴ１０に、回路制御装置２０側の配線及び図示しないコネクタ（端子Ｔ１との接触による導通を取るためのコネクタ）を介して接続されるようになっている。ドライバＩＣ２１の端子Ｔ１１は、上述のコレクタ配線に接続されている。ドライバＩＣ２１の端子Ｔ１２は、上述のエミッタ配線に接続されている。ドライバＩＣ２１の端子Ｔ１３は、パワーカード１２の端子Ｔ４に、回路制御装置２０側の配線及び図示しないコネクタを介して接続されるようになっている。同様に、ドライバＩＣ２１の端子Ｔ１４は、パワーカード１２の端子Ｔ５に、配線及び図示しないコネクタを介して接続されるようになっている。

ドライバＩＣ２１は、端子Ｔ１０への入力に基づいて、ゲート電圧Ｖｇを取得（検出）するようになっている。また、ドライバＩＣ２１は、端子Ｔ１１〜Ｔ１４への入力に基づいて、素子温度Ｔ、コレクタ−エミッタ間電圧Ｖce、コレクタ−エミッタ間電流Ｉce、等の運転パラメータを取得するようになっている。また、ドライバＩＣ２１は、端子Ｔ６及びＴ７を介してメインコントローラＭＣから受け取った駆動制御信号及び特性情報と、取得（検出）した上述のゲート電圧Ｖｇ及び運転パラメータと、に基づいて、ゲート信号を生成するようになっている。そして、ドライバＩＣ２１は、生成したゲート信号を、端子Ｔ８及びＴ９を介して、半導体スイッチング素子１４のゲート端子に入力する（ゲート端子を通流する電流を制御する）ようになっている。

具体的には、ドライバＩＣ２１は、制御入力生成部２２と、駆動制御部２３と、を備えている。制御入力生成部２２は、駆動制御部２３の制御下で、上述の駆動制御信号に基づいてゲート信号を生成するように構成されている。すなわち、制御入力生成部２２は、半導体スイッチング素子１４をオンする際にゲート端子に電流を流し込む（ゲート容量を充電する）ように、その電流出力端子が端子Ｔ８に接続されている。また、制御入力生成部２２は、半導体スイッチング素子１４をオフする際にゲート端子から電流を抜き取る（ゲート容量を放電する）ように、その電流入力端子が端子Ｔ９に接続されている。

制御入力生成部２２は、端子Ｔ８に接続された、図示しない定電流源及びオン駆動用ＦＥＴ等を備えている。また、制御入力生成部２２は、端子Ｔ９に接続された、図示しないオフ駆動用ＦＥＴ及びオフ抵抗等を備えている。さらに、制御入力生成部２２は、端子Ｔ９に接続された、図示しない電圧クランプ回路等を備えている。なお、このような制御入力生成部２２の構成は、本願の出願時点にてすでに公知あるいは周知である。よって、かかる構成についてのこれ以上の詳細な説明は、本明細書においては省略する（必要に応じ、例えば、特開２０１２−１５７１３７号公報、特開２０１２−１５７２２３号公報、等参照。）。

駆動制御部２３は、ＣＰＵ、ＲＯＭ、ＲＡＭ、等を備えた、いわゆるマイクロコントローラ（マイクロコンピュータ）であって、ドライバＩＣ２１内に構築されている。この駆動制御部２３は、入力された駆動制御信号等に基づいて、各部の動作を制御するように構成されている。具体的には、駆動制御部２３は、不揮発メモリ２３１と、ゲート電圧検出部２３２と、を備えている。

不揮発メモリ２３１は、給電中に書き換え可能にデータ等を記憶するとともに給電が停止されてもデータ等の記憶を保持するメモリである（フラッシュＲＯＭやＥＥＰＲＯＭ（登録商標）等がこれに該当する。）。本発明の「入力電圧取得部」としてのゲート電圧検出部２３２は、端子Ｔ１０への入力に基づいて、ゲート電圧Ｖｇを取得（検出）するように設けられている。このゲート電圧検出部２３２によって取得されたゲート電圧Ｖｇは、実際にゲート端子に入力（印加）されたゲート信号における、電圧の取得値（検出値）であって、以下「ゲート電圧取得値Ｖｇ」と称する。また、任意の時刻ｔにおけるゲート電圧取得値Ｖｇを、以下「ゲート電圧取得値Ｖｇ(t)」と称する。

不揮発メモリ２３１は、端子Ｔ７を介して入力された、上述の予め設定された特性情報を、書き換え可能に記憶（格納）するようになっている。また、不揮発メモリ２３１には、上述の特性情報及び運転パラメータに基づいて選択される、Ｖgeマップが記憶されている。この「Ｖgeマップ」は、図２に示されているように、ゲート電圧Ｖｇの目標値を、時間経過に伴う電圧の変化態様（ゲート電圧Ｖｇの変化軌跡あるいはタイムチャート）の形式で記録したものである。このＶgeマップは、サージ電圧が耐圧以下且つ損失が最小となるように、実験あるいは計算機シミュレーションによって予め作成されたものである。

以下、任意の時刻ｔにおける、Ｖgeマップによって定められるゲート電圧Ｖｇの目標値を、「ゲート電圧目標値Ｖge(t)」と称する。なお、図２において、「ｔＶth」は、ゲート電圧目標値Ｖgeが０から立ち上がり始めてからゲート閾値電圧Ｖthに達するまでの時間である。また、「Ｖｍ」は、ミラー電圧である。「ｔＶｍ」は、ゲート電圧目標値Ｖgeが０から立ち上がり始めてからミラー電圧Ｖｍに達するまでの時間である。「Ｖon」は、フルオン電圧である。

駆動制御部２３は、不揮発メモリ２３１に予め記憶された特性情報及びＶgeマップと、端子Ｔ１１〜Ｔ１４を介して入力される上述の運転パラメータと、に基づいて、ゲート電圧目標値Ｖge(t)を設定するようになっている。また、ドライバＩＣ２１は、端子Ｔ１０の入力に基づくゲート電圧取得値Ｖｇ(t)をゲート電圧目標値Ｖge(t)に一致させる（近づける）ように、駆動制御部２３によって制御入力生成部２２の動作を制御することで、制御入力生成部２２にてゲート信号を生成させるようになっている。

また、ドライバＩＣ２１は、制御入力生成部２２にて生成したゲート信号を端子Ｔ８及びＴ１に向けて出力することで、かかるゲート信号を半導体スイッチング素子１４におけるゲート端子に入力するようになっている。さらに、本発明の「異常検知部」を構成する駆動制御部２３は、上述のＶgeマップとゲート電圧取得値Ｖｇとに基づいて、車載電気回路１０における異常（例えば半導体スイッチング素子１４の故障等）の発生の有無を判定（検知）するようになっている。

＜動作＞
以下、本実施形態の構成における動作及び作用・効果について説明する。なお、図３及び図４のフローチャートにおいて、「ステップ」は「Ｓ」と略記されている。図３及び図４に示されているルーチンは、駆動制御部２３におけるＲＯＭに予め記憶されている。これらのルーチンは、所定のタイミングにて、駆動制御部２３におけるＣＰＵによって起動される。

図３のルーチンは、イグニッションスイッチオン等の所定操作によって起動される。このルーチンが起動されると、駆動制御部２３におけるＣＰＵによって、以下の処理が実行される。まず、ステップ３０５にて、制御量の初期値が設定される。具体的には、例えば、定電流制御が行われる場合は、上述の制御量はゲート電流Ｉｇである。よって、ゲート電流Ｉｇの初期値が、ステップ３０５にて設定される。この初期値は、半導体スイッチング素子１４の個体差（同一品番であるにもかかわらず発生する製造上の誤差）や経年変化（劣化）を考慮しつつ、サージ電圧によって素子破壊が生じないように安全サイドで設定された値である。なお、この初期値は、不揮発メモリ２３１に予め記憶されている。

次に、ステップ３１０にて、不揮発メモリ２３１に記憶された半導体スイッチング素子１４の特性情報が読み込まれる。続いて、ステップ３１５にて、素子温度Ｔ等の運転パラメータが取得され、これらは時刻データ（ｔ）と対応付けられつつＲＡＭに記憶される。また、ステップ３１０にて読み込まれた特性情報と、ステップ３１５にて取得された運転パラメータと、に基づいて、ステップ３２０にて、Ｖgeマップが決定（選択）される。すなわち、特性情報と運転パラメータとに基づいて、ゲート電圧目標値Ｖgeが設定される。そして、決定されたＶgeマップに基づいて、制御入力であるゲート信号が生成される（ステップ３２５）。

本実施形態においては、以下のようにして、ゲート入力の実質的なフィードバック制御が行われる。すなわち、ステップ３３０にて、現在の時刻ｔにおけるゲート電圧取得値Ｖｇ(t)が取得され、時刻データ（ｔ）と対応付けられつつＲＡＭに記憶される。次に、ステップ３３５にて、かかるゲート電圧取得値Ｖｇ(t)とゲート電圧目標値Ｖge(t)との偏差ΔＶｇが算出される。かかる偏差ΔＶｇに基づいて、ステップ３４０にて、制御量の補正値δが算出される。

ここで、本実施形態においては、制御量の補正にあたって、変化量ガードが設けられている。具体的には、ステップ３４０にて算出された補正値δが所定のガード値δｒよりも小さいか否かが判定される（ステップ３５０）。ステップ３４０にて算出された補正値δが所定のガード値δｒ以上である場合（ステップ３５０＝ＮＯ）、処理がステップ３５５に進行して、補正値δが所定のガード値δｒに再設定される。一方、ステップ３４０にて算出された補正値δが所定のガード値δｒよりも小さい場合（ステップ３５０＝ＹＥＳ）、このステップ３５５はスキップされる。

その後、処理がステップ３６０に進行し、補正値δを用いることで、ゲート電圧取得値Ｖｇがゲート電圧目標値Ｖgeに近づくような制御（制御量の補正）が行われる。すなわち、ゲート電圧取得値Ｖｇがゲート電圧目標値Ｖgeに近づくように、ゲート信号（上述の定電流制御の例ではゲート電流Ｉｇ）が適宜調整される。続いて、処理がステップ３７０に進行する。ステップ３７０においては、電源遮断操作が行われたか否かが判定される。電源遮断操作が行われなければ（ステップ３７０＝ＮＯ）、処理がステップ３１５に戻り、上述の制御が同様に繰り返される。一方、電源遮断操作が行われた場合（ステップ３７０＝ＹＥＳ）、本ルーチンの処理が終了する。

このように、本実施形態においては、ゲート電圧目標値Ｖge（Ｖgeマップ）が、半導体スイッチング素子１４の特性情報（Ｖth，Ｑg，等）とともに、素子温度Ｔ、コレクタ−エミッタ間電圧Ｖce、コレクタ−エミッタ間電流Ｉce、等の運転パラメータに基づいて設定される。このゲート電圧目標値Ｖgeは、サージ電圧が耐圧以下となり且つ損失が最小となるような理想的なゲート電圧Ｖｇの値である。そして、実際のゲート電圧取得値Ｖｇがこのゲート電圧目標値Ｖge（Ｖgeマップ）に近づくように、ゲート信号が生成される。

このため、本実施形態によれば、特性情報の個体差によるばらつきや経年変化、さらには素子温度Ｔ等の変化にもかかわらず、半導体スイッチング素子１４が良好に制御される。また、パワーカード１２が交換された場合も、新たに装着されたパワーカード１２に備えられた半導体スイッチング素子１４の実際の特性に応じた駆動制御が行われる（なお、パワーカード１２の交換によって、半導体スイッチング素子１４の型番が変更になった場合は、メインコントローラＭＣから新たな特性情報が送信されて不揮発メモリ２３１に格納される。）。したがって、本実施形態によれば、実際の特性や運転状態に応じて、半導体スイッチング素子１４を最適に駆動制御することが可能になる。

続いて、図４のフローチャートを用いて、異常判定処理について説明する。本実施形態においては、異常判定処理は、図２に示されているように、ゲート電圧目標値Ｖgeの設定が１行程（０〜ＶonあるいはＶon〜０）終了した時点で実行される。また、本実施形態においては、異常判定処理は、ｔＶthからｔＶｍまでの時間（ｔＶｍ−ｔＶth）が所定範囲から外れたか否かの判定によって行われるものとする。

この異常判定処理が開始されると、まず、ステップ４１０にて、ゲート電圧目標値Ｖge（Ｖgeマップ）に基づく判定基準値Ｆ（Ｖge）が設定される。すなわち、本実施形態においては、判定基準値Ｆ（Ｖge）は、Ｖgeマップにおける「ｔＶｍ−ｔＶth」の値である。次に、ステップ４２０にて、ゲート電圧取得値Ｖｇに基づく判定基準値Ｆ（Ｖg）が設定される。この判定基準値Ｆ（Ｖg）は、実際のゲート電圧取得値Ｖｇの時間変化（これは上述のようにＲＡＭに記憶されている）に基づいて算出された、「ｔＶｍ−ｔＶth」の値である。

続いて、ステップ４３０にて、Ｆ（Ｖge）とＦ（Ｖg）との偏差ΔＦが算出される。そして、ステップ４４０にて、この偏差が所定範囲内か否か（すなわち所定値ΔＦｒより小さいか否か）が判定される。ステップ４４０の判定が「ＮＯ」である場合、処理がステップ４４５に進行して異常判定された後、本処理が終了する。一方、ステップ４４０の判定が「ＹＥＳ」である場合、ステップ４４５の処理がスキップされて本処理が終了する。

＜変形例＞
以下、代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成及び機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。もっとも、言うまでもなく、変形例とて、以下に列挙されたものに限定されるものではない。また、上述の実施形態の一部、及び、複数の変形例の全部又は一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。

本発明は、上述した具体的な装置構成に限定されない。例えば、本発明は、パワーカード１２を有する構成に限定されない。また、回路制御装置２０は、メインコントローラＭＣを含んでいてもよい。あるいは、複数の半導体スイッチング素子１４に対して、共通の１つの回路制御装置２０が設けられていてもよい。

本発明は、上述した具体的な動作態様に限定されない。例えば、本発明は、電圧駆動型の半導体スイッチング素子１４における、定電流制御及び定電圧制御のいずれに対して、好適に適用され得る。また、異常判定処理における判定基準値Ｆとしては、ミラー電圧Ｖｍやフルオン電圧Ｖon等も用いられ得る。異常判定処理における偏差ΔＦとしては、判定基準値Ｆの種類に応じて、絶対値あるいは符号（プラス・マイナス）付きの値が用いられ得る。さらに、異常判定処理においては、ドライバＩＣ側の異常（例えば制御入力生成部２２に含まれるＦＥＴ等の異常）も併せて検知され得る。

上述の実施形態におけるＶgeマップの設定（ゲート電圧目標値Ｖgeの設定）にあたっては、上述の素子温度Ｔ、コレクタ−エミッタ間電圧Ｖce（主端子間電圧）、コレクタ−エミッタ間電流Ｉce（主端子間電流）、のうちの少なくともいずれか１つが用いられてもよい。あるいは、これらは用いられていなくてもよい。

Ｖgeマップ（ゲート電圧目標値Ｖge）の設定にあたっては、半導体スイッチング素子１４のスイッチング時間が用いられてもよい。この場合、ステップ３１０及び／又は３１５にて、スイッチング時間の取得動作が行われる。スイッチング時間としては、上昇時間（立上り時間）ｔr、ターンオン時間ｔon、下降時間（立下り時間）ｔf、ターンオフ時間ｔoff、を用いることができる。なお、周知の通り、ターンオン時間ｔonは、ターンオン遅延時間ｔd_onと、上昇時間ｔrと、の和である。同様に、ターンオフ時間ｔoffは、ターンオフ遅延時間ｔd_offと、下降時間ｔfと、の和である。

ここで、半導体スイッチング素子１４の実際のスイッチング時間は、製造時の個体差によるばらつきや、駆動条件により、カタログ等に掲載された定格値あるいは代表値とは異なることがある。そこで、上述の図３のルーチンの実行に伴ってＲＡＭに記憶されたデータに基づいて、スイッチング時間の実測値を取得し、この取得した実測値を用いてＶgeマップを設定するように、回路制御装置２０が構成されていてもよい。

図５に示されているように、半導体スイッチング素子１４は、複数個が並列接続されることがあり得る（図５においては、図示の簡略化のため、２個並列の場合が示されているが、本発明はこれに限定されるものではない。）。この場合、複数並列に設けられた半導体スイッチング素子１４における、最短及び／又は最長のスイッチング時間に基づいてゲート信号が制御される（生成される）ように、車載電気回路１０が構成され得る。

すなわち、これらの半導体スイッチング素子１４のうちの、スイッチング時間が最も短いもののスイッチング時間（最短スイッチング時間）を基準として、サージ電圧を抑制するための制御が行われ得る。また、これらの半導体スイッチング素子１４のうちの、スイッチング時間が最も長いもののスイッチング時間（最長スイッチング時間）を基準として、スイッチング損失を抑制するための制御が行われ得る。

例えば、メインコントローラＭＣは、複数並列接続された半導体スイッチング素子１４（パワーカード１２）の各々に対応する回路制御装置２０から、スイッチング時間の実測値を取得する。そして、メインコントローラＭＣは、各回路制御装置２０に対して、それぞれのスイッチング時間に関する情報（最短であるか否か、及び最長であるか否か）を送信する。この情報を受け取った各回路制御装置２０は、この情報に基づいて、半導体スイッチング素子１４の制御特性を適宜設定する。

具体的には、図６のフローチャートを参照すると、制御特性設定処理においては、まず、ステップ６１０にて、上述の、スイッチング時間に関する情報が取得される。次に、ステップ６２０にて、当該処理中の回路制御装置２０に対応する半導体スイッチング素子１４のスイッチング時間が、最短スイッチング時間であるか否かが判定される。最短スイッチング時間である場合（ステップ６２０＝ＹＥＳ）、処理がステップ６３０に進行し、制御特性が、サージ抑制優先に設定される。すなわち、Ｖgeマップに対して、サージ電圧が抑制されるような補正処理（損失を抑制しつつ電流の変化率が可及的に小さくなるような補正処理）が行われる。

一方、スイッチング時間が最短ではない場合（ステップ６２０＝ＮＯ）、処理がステップ６４０に進行し、当該処理中の回路制御装置２０に対応する半導体スイッチング素子１４のスイッチング時間が、最長スイッチング時間であるか否かが判定される。最長スイッチング時間である場合（ステップ６４０＝ＹＥＳ）、処理がステップ６５０に進行し、制御特性が、損失抑制優先に設定される。すなわち、Ｖgeマップに対して、サージ電圧が耐圧以下となる範囲でスイッチング速度が最大となるような補正処理が行われる。なお、スイッチング時間が最短でも最長でもない場合（ステップ６２０＝ＮＯ，ステップ６４０＝ＮＯ）、Ｖgeマップに対する補正処理は行われない。

あるいは、制御特性設定処理は、以下のように行われてもよい。まず、メインコントローラＭＣは、各半導体スイッチング素子１４のスイッチング時間を取得する。次に、メインコントローラＭＣは、複数の半導体スイッチング素子１４のうちの、最短スイッチング時間と最長スイッチング時間との間の所定スイッチング時間を設定する。この「所定スイッチング時間」は、サージ抑制優先で設定される場合は、最短スイッチング時間と最長スイッチング時間との中心値よりも若干長めに設定される。一方、損失抑制優先で設定される場合は、上述の中心値よりも若干短めに設定される。その後、設定された所定スイッチング時間が、メインコントローラＭＣから各回路制御装置２０に送信される。各回路制御装置２０は、受信した所定スイッチング時間に基づいて、Ｖgeマップを設定する。

あるいは、車載電気回路１０の構成上、サージ電圧の抑制を優先すべき場合には、メインコントローラＭＣは、最短スイッチング時間に対応する半導体スイッチング素子１４の特性に応じて、かかる半導体スイッチング素子１４におけるサージ電圧が所定の耐圧以下となるような、Ｖgeマップに対する補正値を算出する。そして、メインコントローラＭＣは、かかる補正値を各回路制御装置２０に送信する。これにより、複数の半導体スイッチング素子１４が並列に接続された場合における、サージ電圧に起因する素子故障の発生が、可及的に抑制される。

１０…車載電気回路、１４…半導体スイッチング素子、２０…回路制御装置、２１…ドライバＩＣ、２２…制御入力生成部、２３…駆動制御部、２３１…不揮発メモリ、２３２…ゲート電圧検出部。

Claims (8)

1. 制御端子への制御入力の電圧により駆動制御される半導体スイッチング素子（１４）を制御する、回路制御装置（２０）であって、
   前記制御端子に入力された前記制御入力の電圧を取得するように設けられた、入力電圧取得部（２３２）と、
   予め設定された前記半導体スイッチング素子の特性情報に基づいて前記制御入力を生成するように設けられていて、生成した前記制御入力を前記制御端子に入力するように当該制御端子に接続された、制御入力生成部（２２）と、
   を備え、
   前記制御入力生成部は、前記入力電圧取得部による前記制御入力の電圧の取得値を所定の目標値に一致させるように、前記制御入力を生成することを特徴とする、回路制御装置。
2. 前記目標値は、前記特性情報と、前記半導体スイッチング素子の温度に対応した出力を生じるように設けられた感温部（１６）の出力と、に基づいて設定されたことを特徴とする、請求項１に記載の回路制御装置。
3. 前記目標値は、前記特性情報と、前記半導体スイッチング素子の主端子間電圧と、に基づいて設定されたことを特徴とする、請求項１又は２に記載の回路制御装置。
4. 前記目標値は、前記特性情報と、前記半導体スイッチング素子の主端子間電流と、に基づいて設定されたことを特徴とする、請求項１〜３のうちのいずれか１項に記載の回路制御装置。
5. 前記目標値は、前記特性情報と、前記半導体スイッチング素子のスイッチング時間と、に基づいて設定されたことを特徴とする、請求項１〜４のうちのいずれか１項に記載の回路制御装置。
6. 前記制御入力生成部は、複数個が並列に設けられた前記半導体スイッチング素子のうちの、最短及び／又は最長の前記スイッチング時間に基づいて、前記制御入力を生成することを特徴とする、請求項５に記載の回路制御装置。
7. 前記取得値と前記目標値とに基づいて、前記半導体スイッチング素子における異常の発生を検知する、異常検知部（２３）をさらに備えたことを特徴とする、請求項１〜６のうちのいずれか１項に記載の回路制御装置。
8. 前記目標値は、時間経過に伴う電圧の変化態様として作成されていることを特徴とする、請求項１〜７のうちのいずれか１項に記載の回路制御装置。

Images