JP6365425B2 - 半導体素子の検査回路 - Google Patents

Description

本発明は、スイッチング素子を有する半導体素子の検査回路に関するものである。

従来より、スイッチング素子を有する半導体素子として種々の検査回路が提案されている（例えば、特許文献１参照）。例えば、このような検査回路では、電源と検査対象の半導体素子（以下では、単にＤＵＴという）との間にスイッチが配置されている。なお、ＤＵＴとしては、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート電圧が印加されることによってオン、オフ（通電）が制御されるＩＧＢＴ素子等のスイッチング素子が用いられる。

このような検査回路では、ＤＵＴは、オフされた際に過渡的に電流が集中して破壊されやすい。このため、上記のような検査回路では、ＤＵＴがオフされてから所定の遅延期間が経過した際に電源とＤＵＴとの接続を遮断するようにしている。これにより、ＤＵＴが破壊されたとしてもＤＵＴに大電流が流れることを抑制でき、ＤＵＴを検査するために用いられるステージやプローブ等の検査機器が損傷することを抑制できる。

特開２００８−１６４３６４号公報

しかしながら、ＤＵＴは同一の製造工程で作成された場合であっても特性のばらつきが発生する。このため、所定の遅延期間を各ＤＵＴ（各検査工程）に対して一定（一律）の期間とすると、一部のＤＵＴに対しては遅延期間が長くなりすぎることがある。つまり、ＤＵＴが破壊された場合、ＤＵＴに大電流が流れた後にＤＵＴと電源との接続が遮断される可能性がある。したがって、所定の遅延期間を一定の遅延期間とすると、検査機器が損傷することを十分に抑制できない可能性がある。

本発明は上記点に鑑みて、ＤＵＴが破壊されたときに検査機器が損傷することを抑制できるＤＵＴの検査回路を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ゲート電極を有し、ゲート電極に第１レベルおよび当該第１レベルと異なる第２レベルのゲート電圧（Ｖｄｇ）が印加されることによって通電が制御されるスイッチング素子を有する検査対象としての半導体素子（４）と、半導体素子と当該半導体素子に接続される電源（１）との間に配置され、ゲート電極を有し、当該ゲート電極に第１レベルおよび第２レベルのゲート電圧（Ｖｈｇ）が印加されることによって通電が制御され、スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）と、半導体素子のゲート電極および保護素子のゲート電極に印加されるゲート電圧のレベルを調整することにより、半導体素子および保護素子の通電を制御する駆動部（７）と、を備え、駆動部は、半導体素子のゲート電極に第２レベルのゲート電圧を印加することによって当該半導体素子に電流を流しているオン状態から半導体素子のゲート電極に第１レベルのゲート電圧を印加することによって当該半導体素子に流れている電流を遮断してオフ状態へ移行させる際、半導体素子のゲート電極に第１レベルのゲート電圧を印加してから所定の遅延期間が経過した際、保護素子のゲート電極に印加されるゲート電圧を第２レベルから第１レベルに変化することによって電源と半導体素子との接続を遮断する検査回路において、以下の点を特徴としている。

すなわち、半導体素子のゲート電極に第２レベルのゲート電圧が印加されて半導体素子に電流が流れている状態からゲート電極に第１レベルのゲート電圧が印加されることによって半導体素子に流れている電流が遮断されるまでの第１期間（Ｔｏｆｆ）と、半導体素子に流れる電流に対応する遅延期間（Ｔｄ１）との関係に関するデータが記憶された記憶部（９ａ）を有し、駆動部は、半導体素子のゲート電極に第２レベルのゲート電圧を印加して小電流を流す低負荷試験を行うことによって小電流における第１期間を検出し、検出した第１期間と、記憶部に記憶されているデータに基づいて、半導体素子に小電流より大きい大電流を流す高負荷試験を行う際の遅延期間を決定し、高負荷試験を行う際、半導体素子のゲート電極に第２レベルのゲート電圧を印加して大電流を流している状態からゲート電圧を第１レベルに切り替えた後、決定した遅延期間が経過した際、保護素子のゲート電極に第１レベルのゲート電圧を印加することによって電源と半導体素子との接続を遮断することを特徴としている。

これによれば、検査工程毎に遅延期間を決定する。このため、半導体素子の特性にばらつきがあったとしても検査工程毎に遅延期間を決定するため、最適な遅延期間経過後に半導体素子をオフすることができる。したがって、半導体素子が破壊されたとしても半導体素子に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。

この場合、請求項２に記載の発明のように、保護素子に第２レベルのゲート電圧が印加されて半導体素子に電流が流れている状態からゲート電極に第１レベルのゲート電圧を印加することによって保護素子の両端電圧が上昇し始める期間までを第２期間（Ｔｖ）としたとき、記憶部には、第１期間と、遅延期間を、半導体素子に大電流が流れている状態からゲート電極に第１レベルのゲート電圧を印加することによって半導体素子に流れている電流が遮断されるまでの第１期間から第２期間を減算した値（Ｔｏｆｆ−Ｔｖ）としたデータが記憶されているものとできる（図２Ａ、図２Ｂ、図４参照）。

これによれば、半導体素子をオフした後に保護素子の両端電圧が上昇することを抑制できる。したがって、検査精度が低下することを抑制しつつ、半導体素子が破壊された際に検査機器が損傷することを抑制できる。

また、請求項３に記載の発明では、駆動部は、半導体素子のゲート電極に第２レベルのゲート電圧を印加することによって当該半導体素子に電流を流しているオン状態から半導体素子のゲート電極に第１レベルのゲート電圧を印加することによって当該半導体素子に流れている電流を遮断してオフ状態へ移行させる際、半導体素子のゲート電極に第１レベルのゲート電圧を印加してから所定の遅延期間が経過した後から半導体素子の両端電圧と閾値電圧とを比較し、半導体素子の両端電圧が閾値電圧以下となった場合、保護素子のゲート電極に印加されるゲート電圧を第２レベルから第１レベルに変化することによって電源と半導体素子との接続を遮断する検査回路において、以下の点を特徴としている。

すなわち、半導体素子のゲート電極に第２レベルのゲート電圧が印加されて半導体素子に電流が流れている状態からゲート電極に第１レベルのゲート電圧を印加することによって半導体素子に流れている電流が減少し始めるまでの第１期間（Ｔｘ）と、半導体素子に流れる電流に対応する遅延期間（Ｔｄ２）との関係に関するデータが記憶された記憶部（９ａ）を有し、駆動部は、半導体素子のゲート電極に第２レベルのゲート電圧を印加して小電流を流す低負荷試験を行うことによって小電流における第１期間を検出し、検出した第１期間と、記憶部に記憶されているデータに基づいて、半導体素子に小電流より大きい大電流を流す高負荷試験を行う際の遅延期間を決定し、高負荷試験を行う際、半導体素子のゲート電極に第２レベルのゲート電圧を印加して大電流を流している状態からゲート電圧を第１レベルに切り替えた後、決定した遅延期間が経過してから半導体素子における両端電圧と閾値電圧との比較を開始することを特徴としている（図８、図９参照）。

これによれば、請求項１に記載の発明と同様に、検査工程毎に遅延期間（比較開始時期）を決定するため、誤検知することを抑制しつつ、半導体素子が破壊されたとしても半導体素子に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態におけるＤＵＴの検査回路の回路図である。 ＤＵＴ単体の特性を示す図である。 保護素子単体の特性を示す図である。 記憶部に記憶される小電流での期間Ｔｏｆｆと、遅延期間Ｔｄ１との関係を示す図である。 ＤＵＴおよび保護素子をオフするときのタイミングチャートである。 本発明の第２実施形態におけるＤＵＴの検査回路の回路図である。 本発明の第３実施形態におけるＤＵＴの検査回路の回路図である。 本発明の第４実施形態におけるＤＵＴの検査回路の回路図である。 本発明の第５実施形態におけるＤＵＴ単体の特性を示す図である。 記憶部に記憶される小電流での期間Ｔｘと遅延期間Ｔｄ２との関係を示す図である。 ＤＵＴおよび保護素子をオフするときのタイミングチャートである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、ＤＵＴのスイッチング試験を行う検査回路および検査方法について説明する。

図１に示されるように、検査回路は、電源１を備えており、電源１には、ダイオード素子２、保護素子３、ＤＵＴ４が順に直列に接続されている。本実施形態では、保護素子３およびＤＵＴ４は、ゲート電極、コレクタ電極、エミッタ電極を有するＮチャネル型のＩＧＢＴ素子で構成され、ゲート電極にローレベルおよびハイレベルのゲート電圧が印加されることによって通電（オン、オフ）が制御されるスイッチング素子で構成されている。つまり、保護素子３およびＤＵＴ４は、ゲート電極にハイレベルのゲート電圧が印加されることによって電流を流し（オン状態となり）、ローレベルのゲート電圧が印加されることによって電流を遮断する（オフ状態となる）スイッチング素子で構成されている。また、保護素子３は、ＤＵＴ４よりも破壊耐量が大きいＩＧＢＴ素子とされている。なお、本実施形態では、ローレベルが本発明の第１レベルに相当し、ハイレベルが本発明の第２レベルに相当している。

そして、電源１の正極にダイオード素子２のカソード電極が接続され、ダイオード素子２のアノード電極に保護素子３のコレクタ電極が接続されている。また、保護素子３のエミッタ電極にＤＵＴ４のコレクタ電極が接続され、ＤＵＴ４のエミッタ電極に電源１の負極（グランド）が接続されている。

さらに、検査回路には、ダイオード素子２と並列となるように、コイル５が配置されている。つまり、電源１の正極とダイオード素子２のカソード電極との接続点と、ダイオード素子２のアノード電極と保護素子３のコレクタ電極との接続点との間にコイル５が配置されている。また、検査回路には、ダイオード素子２、コイル５、保護素子３、ＤＵＴ４と並列となるように、平滑コンデンサ６が配置されている。さらに、検査回路には、ＤＵＴ４に流れる電流を検出する電流計（図示略）やＤＵＴ４に印加される電圧を検出する電圧計（図示略）等が備えられている。

また、検査回路には、保護素子３およびＤＵＴ４に印加するゲート電圧Ｖｈｇ、Ｖｄｇを制御する駆動部７が備えられており、駆動部７は、ゲートドライバ８と、当該ゲートドライバ８を駆動制御する制御部９とを有している。制御部９は、検査回路に備えられた図示しない電流計や電圧計等と接続されており、検出された電流や電圧に基づいてゲートドライバ８を制御する。そして、ＤＵＴ４をオフする際には、基本的には、ＤＵＴ４に印加されるゲート電圧Ｖｄｇをハイレベルからローレベルにし、所定の遅延期間が経過した後、保護素子３に印加されるゲート電圧ＶｈｇをローレベルにしてＤＵＴ４と電源１との接続を遮断する。これにより、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加することで過渡電流によってＤＵＴ４が破壊されたとしても、所定の遅延経過後に必ず保護素子３がオフとなってＤＵＴ４と電源１との接続が遮断される。このため、ＤＵＴ４に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。また、保護素子３をＤＵＴ４よりも破壊耐量が大きくなるようにしているため、ＤＵＴ４が破壊された際に保護素子３も同時に破壊されることを抑制できる。以上が本実施形態における検査回路の基本的な構成である。

次に、本実施形態の所定の遅延期間について具体的に説明する。上記のように、ＤＵＴ４は同一の製造工程で作成された場合であっても特性のばらつきが発生するため、遅延期間を一定の期間とすると、一部のＤＵＴ４に対して対しては遅延期間が長くなりすぎることがある。このため、本実施形態では、各ＤＵＴ４に対して個別に所定の遅延期間を決定するようにしている。つまり、ＤＵＴ４の検査毎に所定の遅延期間を決定するようにしている。

具体的には、制御部９には、各種メモリ等で構成される記憶部９ａが備えられている。そして、当該記憶部９ａには、所定の遅延期間を決定するための関数や分布図等のデータが記憶されている。

ここで、本実施形態の所定の遅延期間について図２Ａおよび図２Ｂを参照しつつ説明する。なお、図２Ａおよび図２Ｂでは、ハイレベルのゲート電圧Ｖｈｇ、ＶｄｇをＨとして図示し、ローレベルのゲート電圧Ｖｈｇ、ＶｄｇをＬとして図示している。また、ゲート電極にハイレベルのゲート電圧Ｖｈｇ、Ｖｄｇが印加されるとは、ゲート電極−エミッタ電極間の電圧（図２および図３では省略）がＭＯＳゲートの閾値電圧より高くなるようにして電流を流すことである。反対に、ゲート電極にローレベルのゲート電圧Ｖｈｇ、Ｖｄｇが印加されるとは、ゲート電極−エミッタ電極間の電圧がＭＯＳゲートの閾値電圧より低くなるようにすることで電流を流れなくする（電流を遮断する）ことである。

まず、ＤＵＴ４単体の特性について説明する。ＤＵＴ４は、上記のようにＮチャネル型のＩＧＢＴ素子で構成されており、図２Ａに示されるように、ハイレベルのゲート電圧Ｖｄｇが印加されると、ハイレベルのゲート電圧Ｖｄｇが印加されている期間に応じた電流ＩＣが流れる。つまり、ハイレベルのゲート電圧Ｖｄｇが短期間印加されると小電流が流れ、ハイレベルのゲート電圧Ｖｄｇが長期間印加されると大電流が流れる。そして、時点Ｔ０にてＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇが印加され、ＤＵＴ４におけるゲート電極−エミッタ電極間の電圧が低下すると、時点Ｔ１にてコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅが上昇し、時点Ｔ２にて電流が流れなくなる。本実施形態では、ＤＵＴ４における時点Ｔ０からＴ２までの期間を期間Ｔｏｆｆ（第１期間）とする。つまり、ＤＵＴ４において、ゲート電極にローレベルのゲート電圧Ｖｄｇが印加されてから電流が流れなくなるまでの期間を期間Ｔｏｆｆとする。なお、この期間Ｔｏｆｆは、ＤＵＴ４に流れる電流値に依存し、電流値が大きいほど長くなる。また、図２Ａ中における電流ＩＣの破線は、ＤＵＴ４が破壊された際にＤＵＴ４に流れる電流を示す仮想線である。

次に、保護素子３単体の特性について説明する。保護素子３は、ＤＵＴ４と同じＮチャネル型のＩＧＢＴ素子で構成されているため、基本的な特性は図２Ａと同様である。つまり、図２Ｂに示されるように、ハイレベルのゲート電圧Ｖｈｇが印加されると、ハイレベルのゲート電圧Ｖｈｇが印加されている期間に応じた電流ＩＣが流れる。すなわち、ハイレベルのゲート電圧Ｖｈｇが短期間印加されると小電流が流れ、ハイレベルのゲート電圧Ｖｈｇが長期間印加されると大電流が流れる。そして、時点Ｔ３にてＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｈｇが印加され、保護素子３におけるゲート電極−エミッタ電極間の電圧が低下すると、時点Ｔ４からコレクタ電極−エミッタ電極間の電圧Ｖｈｃｅが上昇し、時点Ｔ５にて電流が流れなくなる。本実施形態では、保護素子３における時点Ｔ３からＴ４までの期間をＴｖとする。つまり、保護素子３において、ゲート電極にローレベルのゲート電圧Ｖｈｇが印加されてからコレクタ電極−エミッタ電極間の電圧Ｖｈｃｅが上昇し始めるまでの期間をＴｖ（第２期間）とする。なお、本実施形態では、コレクタ電極−エミッタ電極間の電圧が本発明の両端電圧に相当する。また、期間Ｔｖは、保護素子３に流れる電流量に依存するものではなく一定である。

そして、制御部９の記憶部９ａには、実験等により、電流に応じた期間Ｔｏｆｆを用いたデータが予め記憶されている。具体的には、本実施形態では、実験等により、ＤＵＴ４に数Ａ〜数十Ａの小電流を流すことによって測定した低負荷試験での期間Ｔｏｆｆと、ＤＵＴ４に数百〜数千Ａの大電流を流すことによって測定した高負荷試験での期間Ｔｏｆｆ−保護素子３の期間Ｔｖで決定される遅延期間Ｔｄ１（＝Ｔｏｆｆ−Ｔｖ）との関係に関するデータ（図３）が記憶されている。つまり、低負荷試験での期間Ｔｏｆｆと、ＤＵＴ４に流れる電流に対応する遅延期間Ｔｄ１との関係に関するデータが記憶されている。記憶部９ａにこのようなデータが記憶されている理由については後述する。

次に、上記検査回路を用いたＤＵＴ４をオフする際の方法について説明する。本実施形態では、上記のように、ＤＵＴ４をオフする際には、ＤＵＴ４に印加されるゲート電圧Ｖｄｇをハイレベルからローレベルにし、所定の遅延期間が経過した後、保護素子５に印加されるゲート電圧ＶｈｇをローレベルにしてＤＵＴ４と電源１との接続を遮断するが、まず、ＤＵＴ４にＤＵＴ４が破壊される可能性が極めて低い小電流を流す低負荷試験を行い、低負荷試験での期間Ｔｏｆｆを検出する。この際、ＤＵＴ４は、特性のばらつきがあるため、期間Ｔｏｆｆが各ＤＵＴ４の検査にてばらつくことになる。なお、低負荷試験では、ＤＵＴ４が破壊される可能性が極めて低いため、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加する際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを同時に印加してもよいし、所定の遅延期間経過後に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加するようにしてもよい。

そして、低負荷試験での期間Ｔｏｆｆと、記憶部９ａに記憶されているデータに基づき、ＤＵＴ４に大電流を流す高負荷試験での遅延期間Ｔｄ１を決定する。つまり、低負荷試験での期間ＴｏｆｆからＤＵＴ４毎に遅延期間Ｔｄ１を決定する。例えば、図３中、小電流（低負荷試験）での期間ＴｏｆｆがＡ秒であった場合、遅延期間Ｔｄ１としてＢ秒を決定する。その後、ＤＵＴ４に大電流を流すことによって高負荷試験を行い、決定した当該遅延期間Ｔｄ１に基づいて保護素子３をオフする。

具体的には、図４に示されるように、時点Ｔ６以前では、保護素子３およびＤＵＴ４は、ハイレベルのゲート電圧Ｖｈｇ、Ｖｄｇが印加されており、電流Ｉｃが流れている。なお、保護素子３およびＤＵＴ４は直列に接続されているため、電流Ｉｃの大きさは等しい。また、図４ではハイレベルのゲート電圧Ｖｈｇ、ＶｄｇをＨとして図示し、ローレベルのゲート電圧Ｖｈｇ、ＶｄｇをＬとして図示している。

そして、高負荷試験でＤＵＴ４をオフする際には、まず、時点Ｔ６において、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加し、ＤＵＴ４におけるゲート電極−エミッタ電極間の電圧（図示略）を低下させる。これにより、ＤＵＴ４が正常である場合には時点Ｔ８にて電流が遮断される。なお、時点Ｔ６では、保護素子３のゲート電極には、ハイレベルのゲート電圧Ｖｈｇが印加されている。

そして、時点Ｔ６にてＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇが印加されると、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅが上昇し始め、上記低負荷試験の際に決定した遅延期間Ｔｄ１が時点Ｔ６から経過した時点Ｔ７において、保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加し、保護素子３におけるゲート電極−エミッタ電極間の電圧を低下させる。これにより、ＤＵＴ４と電源１との接続が遮断されるため、ＤＵＴ４が破壊された際にＤＵＴ４に大電流（図４中の破線）が流れることを抑制できる。

ここで、遅延期間Ｔｄ１をＤＵＴ４における大電流での期間Ｔｏｆｆ−保護素子３の期間Ｔｖとすることによる効果について説明する。ＤＵＴ４が破壊されてＤＵＴ４に大電流が流れる場合、ＤＵＴ４は時点Ｔ８より前の時点で破壊されることになるため、時点Ｔ８より前にＤＵＴ４と電源１との接続を遮断することが好ましい。つまり、時点Ｔ８より前に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加することが好ましい。しかしながら、上記図２で参照したように、保護素子３のコレクタ−エミッタ電極間の電圧Ｖｈｃｅは、保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加した時点から期間Ｔｖ後に上昇し始める。このため、保護素子３のゲート電極に早くローベルのゲート電圧Ｖｈｇを印加してしまうと、保護素子３のコレクタ−エミッタ電極間の電圧Ｖｈｃｅが上昇することになる。つまり、ＤＵＴ４のコレクタ−エミッタ電極間の電圧Ｖｄｃｅを十分に高くすることができなくなり、検査制度が低下する。

このため、本実施形態では、遅延期間Ｔｄ１をＤＵＴ４における大電流での期間Ｔｏｆｆ−保護素子３の期間Ｔｖすることにより、検査精度が低下することを抑制しつつ、ＤＵＴ４が破壊された際に検査機器が損傷することを抑制できるようにしている。

以上説明したように、本実施形態では、ＤＵＴ４（検査工程）毎に遅延期間Ｔｄ１を決定するようにしている。このため、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加することで過渡電流によってＤＵＴ４が破壊されたとしても、各検査におけるＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加してから最適な遅延期間Ｔｄ１経過後に保護素子３をオフすることができる。したがって、ＤＵＴ４が破壊されたとしてもＤＵＴ４に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。

また、本実施形態では、遅延期間Ｔｄ１をＤＵＴ４における大電流での期間Ｔｏｆｆ−保護素子３の期間Ｔｖとしている。このため、ＤＵＴ４をオフした後に保護素子３のコレクタ−エミッタ電極間の電圧Ｖｈｃｅが上昇することを抑制できる。したがって、検査精度が低下することを抑制しつつ、ＤＵＴ４が破壊された際に検査機器が損傷することを抑制できる。

さらに、検査回路には、ダイオード素子２、コイル５、保護素子３、ＤＵＴ４と並列となるように、平滑コンデンサ６が配置されている。つまり、平滑コンデンサ６とＤＵＴ４とが構成する電流経路の間に保護素子３が配置されている。このため、保護素子３をオフすることによって平滑コンデンサ６とＤＵＴ４との接続も遮断することができ、ＤＵＴ４が破壊された際にコイル５に蓄積されたエネルギーによってＤＵＴ４に大電流が流れることを抑制できる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ４のアバランシェ試験を行うものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の検査回路は、図５に示されるように、ダイオード素子２が備えられておらず、ＤＵＴ４に対してアバランシェ試験を行うように構成されている。そして、アバランシェ試験を行う際には、上記図４と同様に、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加してから所定の遅延期間Ｔｄ１が経過した際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加する。

なお、本実施形態においても、上記第１実施形態と同様に、まず、低負荷試験を行ってＤＵＴ４の小電流における期間Ｔｏｆｆを検出する。そして、検出された期間Ｔｏｆｆと、記憶部９ａに記憶されたデータとに基づいて検査工程毎に高負荷試験における遅延期間Ｔｄ１を決定し、高負荷試験を行う際には決定した遅延期間Ｔｄ１が経過した際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加する。

このように、本発明をアバランシェ試験の検査回路に適用しても、上記第１実施形態と同様の効果を得ることができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ４の短絡試験を行うものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の検査回路は、図６に示されるように、ダイオード素子２およびコイル５が備えられておらず、ＤＵＴ４に対して短絡試験を行うように構成されている。そして、短絡試験を行う際には、上記図４と同様に、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加してから所定の遅延期間Ｔｄ１が経過した際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加する。

なお、本実施形態においても、上記第１実施形態と同様に、まず、低負荷試験を行ってＤＵＴ４の小電流における期間Ｔｏｆｆを検出する。そして、検出された期間Ｔｏｆｆと、記憶部９ａに記憶されたデータとに基づいて検査工程毎に高負荷試験における遅延期間Ｔｄ１を決定し、高負荷試験を行う際には決定した遅延期間Ｔｄ１が経過した際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加する。

このように、本発明を短絡試験の検査回路に適用しても、上記第１実施形態と同様の効果を得ることができる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ４をＩＧＢＴ素子およびダイオード素子で構成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図７に示されるように、ＤＵＴ４は、ＩＧＢＴ素子４ａと、ＩＧＢＴ素子４ａと並列に接続されたダイオード素子４ｂとにより構成されている。また、保護素子３は、保護ＩＧＢＴ素子３ａと、当該保護ＩＧＢＴ素子３ａと並列に接続されたダイオード素子３ｂとにより構成されている。

そして、電源１に対して、保護素子３、ＤＵＴ４と共に直列に接続されるように、ＩＧＢＴ素子１０ａおよびダイオード素子１０ｂで構成された対抗素子１０が配置されており、本実施形態では、電源１の正極側から対抗素子１０、保護素子３、ＤＵＴ４の順に配置されている。

なお、対抗素子１０のＩＧＢＴ素子１０ａは、ゲート電極にハイレベルまたはローレベルのゲート電圧Ｖｔｇが印加されることによって通電（オン、オフ）が制御される。そして、各ダイオード素子３ｂ、４ｂ、１０ｂは、カソード電極が各ＩＧＢＴ素子３ａ、４ａ、１０ａのコレクタ電極と接続され、アノード電極が各ＩＧＢＴ素子３ａ、４ａ、１０ａのエミッタ電極と接続されている。また、保護素子３、ＤＵＴ４、対抗素子１０における各ＩＧＢＴ素子３ａ、４ａ、１０ａと各ダイオード素子３ｂ、４ｂ、１０ｂは、共通の半導体基板に形成された１チップ構造とされていてもよいし、別々の半導体基板に形成された別チップ構造とされていてもよい。

そして、対抗素子１０、保護素子３、ＤＵＴ４と並列となるように、第１スイッチ１１および第２スイッチ１２が配置されている。また、第１スイッチ１１と第２スイッチ１２との間の接続点と、対抗素子１０と保護素子３との間の接続点を接続するように、コイル５が配置されている。なお、第１、第２スイッチ１１、１２は、ＩＧＢＴ素子やＭＯＳ素子等のスイッチング素子によって構成されている。

このような検査回路では、対抗素子１０、保護素子３、ＤＵＴ４の各ＩＧＢＴ素子１０ａ、３ａ、４ａおよび第１、第２スイッチ１１、１２のオン、オフを制御してＤＵＴ４に流れる電流や電圧を変化せることによってＤＵＴ４の特性検査を行う。

すなわち、主としてＤＵＴ４におけるダイオード素子４ｂの特性を検査する場合には、第１スイッチ１１をオフすると共に第２スイッチ１２をオンし、保護素子３およびＤＵＴ４の保護ＩＧＢＴ素子３ａ、４ａをオフした状態で対抗素子１０のＩＧＢＴ素子１０ａを駆動制御すればよい。また、主としてＤＵＴ４におけるＩＧＢＴ素子４ａの特性を検査する場合には、第１スイッチ１１をオンすると共に第２スイッチ１２をオフし、保護素子３の保護ＩＧＢＴ素子３ａをオンした状態でＤＵＴ４のＩＧＢＴ素子４ａを駆動制御すればよい。

なお、ＤＵＴ４におけるＩＧＢＴ素子４ａをオフする際については、上記第１実施形態と同様に、まず、低負荷試験を行ってＤＵＴ４の小電流における期間Ｔｏｆｆを検出する。そして、検出された期間Ｔｏｆｆと、記憶部９ａに記憶されたデータとに基づいて検査工程毎に高負荷試験における遅延期間Ｔｄ１を決定し、高負荷試験を行う際には決定した遅延期間Ｔｄ１が経過した際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加すればよい。

このように、ＤＵＴ４をＩＧＢＴ素子４ａとダイオード素子４ｂとを有するものとしても、上記第１実施形態と同様の効果を得ることができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して遅延期間を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

まず、本実施形態のＤＵＴ４の特性について説明する。ＤＵＴ４は、上記第１実施形態と同様の構成のものであるが、本実施形態では、ＤＵＴ４のコレクタ−エミッタ電極間の電圧Ｖｄｃｅに着目している。すなわち、ＤＵＴ４は、図８に示されるように、時点Ｔ９にてゲート電極にローレベルのゲート電圧Ｖｄｇが印加され、ＤＵＴ４におけるゲート電極−エミッタ電極間の電圧が低下すると、コレクタ電極−エミッタ電極間の電圧Ｖｄｃｅが上昇する。そして、ＤＵＴ４が正常に動作する場合（ＤＵＴ４が破壊されていない場合）には、電流ＩＣが低下し始める時点Ｔ１０のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと、電流ＩＣが遮断された時点Ｔ１１以降のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅとが等しくなる。本実施形態では、時点Ｔ９からＴ１１までの期間を期間Ｔｘとする。つまり、ＤＵＴ４において、ゲート電極にローレベルのゲート電圧Ｖｄｇが印加されてから電流ＩＣが減少し始めるまでの期間を期間Ｔｘとする。

なお、この期間Ｔｘは、ＤＵＴ４に流れる電流値に依存し、電流値が大きいほど長くなる。また、図８では、ハイレベルのゲート電圧Ｖｈｇ、ＶｄｇをＨとして図示し、ローレベルのゲート電圧Ｖｈｇ、ＶｄｇをＬとして図示している。そして、電流ＩＣの破線は、ＤＵＴ４が破壊された際にＤＵＴ４に流れる電流を示す仮想線であり、電圧Ｖｄｃｅの一点鎖線は、ＤＵＴ４が破壊された際の電圧を示す仮想線である。

制御部９の記憶部９ａには、実験等により、ＤＵＴ４に数Ａ〜数十Ａの小電流を流すことによって測定した低負荷試験での期間Ｔｘと、ＤＵＴ４に数百〜数千Ａの大電流を流すことによって測定した高負荷試験での期間Ｔｘ（遅延期間Ｔｄ２）との関係（図９）が記憶されている。

また、本実施形態の制御部９は、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧とを比較し、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅが閾値電圧以下となると、保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加する。なお、閾値電圧は、ＤＵＴ４が正常に動作する場合であって、電流ＩＣが遮断された以降のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅ（図８中の時点Ｔ１１以降の電圧Ｖｄｃｅ）より低く設定されている。

次に、上記検査回路を用いたＤＵＴ４をオフする際の方法について図１０を参照しつつ説明する。なお、図１０では、ハイレベルのゲート電圧Ｖｈｇ、ＶｄｇをＨとして図示し、ローレベルのゲート電圧Ｖｈｇ、ＶｄｇをＬとして図示している。

図１０に示されるように、時点Ｔ１２以前では、保護素子３およびＤＵＴ４は、ハイレベルのゲート電圧Ｖｈｇ、Ｖｄｇが印加されており、電流Ｉｃが流れている。なお、保護素子３およびＤＵＴ４は直列に接続されているため、電流Ｉｃの大きさは等しい。

そして、ＤＵＴ４を検査する際には、まず、ＤＵＴ４にＤＵＴ４が破壊される可能性が極めて低い小電流を流すことによって低負荷試験での期間Ｔｘを検出する。この際、ＤＵＴ４は、特性のばらつきがあるため、期間Ｔｏｆｆが各ＤＵＴ４の検査にてばらつくことになる。

そして、低負荷試験での期間Ｔｘと、記憶部９ａに記憶されているデータに基づき、当該ＤＵＴ４に大電流を流す高負荷試験での遅延期間Ｔｄ２を決定する。つまり、低負荷試験での期間ＴｘからＤＵＴ４毎に遅延期間Ｔｄ２を決定する。例えば、図９中、小電流（低負荷試験）での期間ＴｘがＣ秒であった場合、遅延期間Ｔｄ２としてＤ秒を決定する。その後、ＤＵＴ４に大電流を流すことによって高負荷試験を行い、決定した遅延期間Ｔｄ２が経過した後からＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧Ｖとの比較を開始する。

具体的には、高負荷試験でＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧Ｖとの比較を開始する際には、まず、時点Ｔ１２において、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加し、ＤＵＴ４におけるゲート電極−エミッタ電極間の電圧を低下させる。なお、時点Ｔ１２では、保護素子３のゲート電極には、ハイレベルのゲート電圧Ｖｈｇが印加されている。

その後、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅが上昇し始めるため、期間Ｔｄ２が経過した時点Ｔ１３から、検出された電圧Ｖｄｃｅと閾値電圧Ｖとを比較する。そして、例えば、時点Ｔ１４にてＤＵＴ４が破壊され、電圧Ｖｄｃｅ（図１０中の一点鎖線）が急峻に低下して時点Ｔ１５にて閾値電圧Ｖ以下となると、制御部９は、保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇ（図１０中の一点鎖線）を印加し、ＤＵＴ４と電源１との接続を遮断させる。これにより、ＤＵＴ４に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。なお、例えば、時点Ｔ１３から所定期間経過したＴ１６においても電圧Ｖｄｃｅが閾値電圧以下とならなかった場合、つまり、ＤＵＴ４が破壊されなかった場合は、時点Ｔ１６にて保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加して検査を終了する。

以上説明したように、本実施形態では、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧Ｖとを比較し、コレクタ電極−エミッタ電極間の電圧Ｖｄｃｅが閾値電圧Ｖ以下となった際に保護素子３のゲート電極にローレベルのゲート電圧Ｖｈｇを印加する。この際、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅは、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇが印加されてから上昇し、その後に下降して一定電圧となるため、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧Ｖとの比較を早く開始し過ぎると、ＤＵＴ４が破壊されていないにも関らず、ＤＵＴ４が破壊されたと誤検知してしまう可能性がある。一方、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧Ｖとの比較を遅く開始し過ぎると、ＤＵＴ４が破壊されたにも関らず、ＤＵＴ４と電源１との接続が遮断されない可能性がある。

したがって、本実施形態のように、ＤＵＴ４毎に遅延期間Ｔｄ２を決定することにより、検査毎に、ＤＵＴ４のゲート電極にローレベルのゲート電圧Ｖｄｇを印加してから最適な遅延期間Ｔｄ２経過した後に、ＤＵＴ４のコレクタ電極−エミッタ電極間の電圧Ｖｄｃｅと閾値電圧Ｖを開始できる。したがって、誤検知することを抑制しつつ、ＤＵＴ４に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態において、ＤＵＴ４および保護素子３は、ＩＧＢＴ素子を有するものではなく、ＭＯＳ素子等を有するスイッチング素子であってもよい。なお、ＤＵＴ４の素子を変更する際には、実験データ等に基づき、記憶部９ａに小電流での期間と遅延期間との関係を示すデータを記憶させておくことが好ましい。

また、上記各実施形態において、保護素子３がＤＵＴ４より電源１の負極側に配置されていてもよい。そして、上記第１実施形態において、ダイオード素子２およびコイル５がＤＵＴ４および保護素子３より電源１の負極側に配置されていてもよい。つまり、ダイオード素子２、保護素子３、ＤＵＴ４の配列は適宜変更可能である。同様に、上記第２〜第５実施形態においてもＤＵＴ４の配置箇所は適宜変更可能である。

さらに、上記各実施形態において、例えば、電源１の正極とコイル５との間に保護素子３を配置してもよい。

また、上記各実施形態において、ＤＵＴ４と電源１との間にスイッチを配置し、ＤＵＴ４が破壊されたときに当該スイッチをオフするようにしてもよい。

さらに、上記各実施形態において、記憶部９ａは制御部９に備えられておらず、制御部９とは別体として備えられていてもよい。

そして、上記第１〜第４実施形態では、大電流での期間Ｔｏｆｆ−保護素子４のＴｖを遅延期間Ｔｄ１としているが、遅延期間が検査毎に設定されるのであれば、遅延期間Ｔｄ１は適宜変更可能である。例えば、遅延期間Ｔｄ１を大電流での期間Ｔｏｆｆとしてもよい。

１ 電源
３ 保護素子
４ ＤＵＴ（半導体素子）
９ 制御部
９ａ 記憶部

Claims (4)

1. ゲート電極を有し、前記ゲート電極に第１レベルおよび当該第１レベルと異なる第２レベルのゲート電圧（Ｖｄｇ）が印加されることによって通電が制御されるスイッチング素子を有する検査対象としての半導体素子（４）と、
   前記半導体素子と当該半導体素子に接続される電源（１）との間に配置され、ゲート電極を有し、当該ゲート電極に前記第１レベルおよび前記第２レベルのゲート電圧（Ｖｈｇ）が印加されることによって通電が制御され、前記スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）と、
   前記半導体素子のゲート電極および前記保護素子のゲート電極に印加される前記ゲート電圧のレベルを調整することにより、前記半導体素子および前記保護素子の通電を制御する駆動部（７）と、を備え、
   前記駆動部は、前記半導体素子のゲート電極に前記第２レベルのゲート電圧を印加することによって当該半導体素子に電流を流しているオン状態から前記半導体素子のゲート電極に前記第１レベルのゲート電圧を印加することによって当該半導体素子に流れている電流を遮断してオフ状態へ移行させる際、前記半導体素子のゲート電極に前記第１レベルのゲート電圧を印加してから所定の遅延期間が経過した際、前記保護素子のゲート電極に印加するゲート電圧を前記第２レベルから前記第１レベルに変化させることによって前記電源と前記半導体素子との接続を遮断する検査回路において、
   前記半導体素子のゲート電極に前記第２レベルのゲート電圧が印加されて前記半導体素子に電流が流れている状態から前記ゲート電極に前記第１レベルのゲート電圧が印加されることによって前記半導体素子に流れている電流が遮断されるまでの第１期間（Ｔｏｆｆ）と、前記半導体素子に流れる電流に対応する遅延期間（Ｔｄ１）との関係に関するデータが記憶された記憶部（９ａ）を有し、
   前記駆動部は、
   前記半導体素子のゲート電極に前記第２レベルのゲート電圧を印加して小電流を流す低負荷試験を行うことによって前記小電流における前記第１期間を検出し、検出した前記第１期間と、前記記憶部に記憶されているデータに基づいて、前記半導体素子に前記小電流より大きい大電流を流す高負荷試験を行う際の前記遅延期間を決定し、
   前記高負荷試験を行う際、前記半導体素子のゲート電極に前記第２レベルの前記ゲート電圧を印加して前記大電流を流している状態から前記ゲート電圧を前記第１レベルに切り替えた後、前記決定した遅延期間が経過した際、前記保護素子のゲート電極に前記第１レベルのゲート電圧を印加することによって前記電源と前記半導体素子との接続を遮断することを特徴とする半導体素子の検査回路。
2. 前記保護素子に前記第２レベルのゲート電圧が印加されて前記半導体素子に電流が流れている状態から前記ゲート電極に前記第１レベルのゲート電圧が印加されることによって前記保護素子の両端電圧が上昇し始めるまでの期間を第２期間（Ｔｖ）としたとき、
   前記記憶部には、前記第１期間と、前記遅延期間を、前記半導体素子に前記大電流が流れている状態から前記ゲート電極に前記第１レベルのゲート電圧が印加されることによって前記半導体素子に流れている電流が遮断されるまでの前記第１期間から前記第２期間を減算した値（Ｔｏｆｆ−Ｔｖ）とした前記データが記憶されていることを特徴とする請求項１に記載の半導体素子の検査回路。
3. ゲート電極を有し、前記ゲート電極に第１レベルおよび当該第１レベルと異なる第２レベルのゲート電圧（Ｖｄｇ）が印加されることによって通電が制御されるスイッチング素子を有する検査対象としての半導体素子（４）と、
   前記半導体素子と当該半導体素子に接続される電源（１）との間に配置され、ゲート電極を有し、当該ゲート電極に前記第１レベルおよび前記第２レベルのゲート電圧（Ｖｈｇ）が印加されることによって通電が制御され、前記スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）と、
   前記半導体素子のゲート電極および前記保護素子のゲート電極に印加される前記ゲート電圧のレベルを調整することにより、前記半導体素子および前記保護素子の通電を制御する駆動部（７）と、を備え、
   前記駆動部は、前記半導体素子のゲート電極に前記第２レベルのゲート電圧を印加することによって当該半導体素子に電流を流しているオン状態から前記半導体素子のゲート電極に前記第１レベルのゲート電圧を印加することによって当該半導体素子に流れている電流を遮断してオフ状態へ移行させる際、前記半導体素子のゲート電極に前記第１レベルのゲート電圧を印加してから所定の遅延期間が経過した後から前記半導体素子の両端電圧と閾値電圧とを比較し、前記半導体素子の両端電圧が前記閾値電圧以下となった場合、前記保護素子のゲート電極に印加されるゲート電圧を前記第２レベルから前記第１レベルに変化することによって前記電源と前記半導体素子との接続を遮断する検査回路において、
   前記半導体素子のゲート電極に前記第２レベルのゲート電圧が印加されて前記半導体素子に電流が流れている状態から前記ゲート電極に前記第１レベルのゲート電圧が印加されることによって前記半導体素子に流れている電流が減少し始めるまでの第１期間（Ｔｘ）と、前記半導体素子に流れる電流に対応する遅延期間（Ｔｄ２）との関係に関するデータが記憶された記憶部（９ａ）を有し、
   前記駆動部は、
   前記半導体素子のゲート電極に前記第２レベルのゲート電圧を印加して小電流を流す低負荷試験を行うことによって前記小電流における前記第１期間を検出し、検出した前記第１期間と、前記記憶部に記憶されているデータに基づいて、前記半導体素子に前記小電流より大きい大電流を流す高負荷試験を行う際の前記遅延期間を決定し、
   前記高負荷試験を行う際、前記半導体素子のゲート電極に前記第２レベルの前記ゲート電圧を印加して前記大電流を流している状態から前記ゲート電圧を前記第１レベルに切り替えた後、前記決定した遅延期間が経過してから前記半導体素子における両端電圧と前記閾値電圧との比較を開始することを特徴とする半導体素子の検査回路。
4. 前記半導体素子および前記保護素子と並列となるようにコンデンサ（６）が配置されており、
   前記保護素子は、前記半導体素子と前記コンデンサとの間に配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体素子の検査回路。
   
   

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