JP2005345247A - 半導体素子の評価装置 - Google Patents
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Abstract
【課題】半導体素子の短絡検査において、過剰電流の通電を防止する。
【解決手段】評価すべき半導体素子10にIGBTスイッチ24を介して電源20を接続する。半導体素子10をオンした後にオフし、電流センサ26で半導体素子10に流れる電流を検出して短絡の有無を検出する。制御部1は、半導体素子10のオフのタイミングに先立ってIGBTスイッチ24の遅れ時間分だけ先にオフにし、半導体素子10のオフタイミングとほぼ同時にIGBTスイッチ24をオフとする。電流センサ26でリーク電流を検出し、所定の電流リミット値以上であれば短絡と判定する。
【選択図】図1
【解決手段】評価すべき半導体素子10にIGBTスイッチ24を介して電源20を接続する。半導体素子10をオンした後にオフし、電流センサ26で半導体素子10に流れる電流を検出して短絡の有無を検出する。制御部1は、半導体素子10のオフのタイミングに先立ってIGBTスイッチ24の遅れ時間分だけ先にオフにし、半導体素子10のオフタイミングとほぼ同時にIGBTスイッチ24をオフとする。電流センサ26でリーク電流を検出し、所定の電流リミット値以上であれば短絡と判定する。
【選択図】図1
Description
本発明は半導体素子の評価装置、特に半導体素子の短絡検出に関する。
従来より、モジュール組み立て前のテストピース状態で半導体素子の電気性能を評価する場合、図5に示されるように、半導体素子10を絶縁板14上の導体16にワイヤボンディング12で接続してなるテストピースに対してコンタクトピン18を導体16に当接して所定の電圧を印加する評価装置が知られている。
図6には、従来の評価装置の一例が示されている。評価すべき半導体素子(図ではパワートランジスタ)のコレクタ・エミッタ間には電源Vcc20が接続される。電源Vcc20に並列にキャパシタ22が接続され、さらに電源Vcc20とコレクタとの間にIGBTスイッチ24が設けられる。キャパシタ22は半導体素子10に大電流を供給するためであり、IGBT24は半導体素子10が短絡している場合にスイッチが開放して回路を遮断し、過電流が半導体素子に流れるのを防止するためである。半導体素子10のゲート・エミッタ間には所定のゲート電圧(Vge)が印加され、半導体素子10に流れるコレクタ電流Icは電流センサ26で検出される。
このような構成において、半導体素子10のゲート・エミッタ電圧を変化させて半導体素子10をON、OFFし、そのときのコレクタ電流Icを電流センサ26で検出するが、コレクタ電流Icが所定のしきい値を超えて過剰電流が流れたことを検出した場合には、半導体素子10が短絡したと判定してIGBTスイッチ24をOFFとして電源20を回路から切り離して半導体素子10の損傷を防止するが、IGBTスイッチ24がONからOFFに移行するまでの時間遅れ(1μs程度)のために大電流が半導体素子10に流れてしまう。
図7には、従来装置のタイミングチャートが示されている。図7(A)は半導体素子10のゲート・エミッタ電圧(Vge)の時間変化であり、所定時間だけHiレベルを維持したのち、時刻t1でLowレベルとなるパルス波形である。図7(B)は半導体素子10のコレクタ電流Icの時間変化であり、半導体素子10が正常であればVgeがHiレベルでコレクタ電流Icが流れ、VgeはLowレベルでコレクタ電流Icが遮断される。しかしながら、半導体素子10が短絡していると、時刻t1においてVgeがLowレベルとなってもコレクタ電流Icがゼロとならずに図中破線で示すように増大し、コレクタ電流は所定の電流リミット値に達することになる。また、VgeがLowレベルとなったときにコレクタ電流Icはゼロとなるものの、一定時間経過した後に半導体素子10が短絡し、コレクタ電流Icが増大して所定の電流リミット値に達する場合もある。前者の短絡を破壊モードIと称し、後者の短絡を破壊モードIIと称する。図7(C)は半導体素子10のコレクタ・エミッタ電圧Vceの時間変化であり、図7(D)はIGBTスイッチ24のON、OFF変化である。破壊モードIが生じると、図に示されるように時刻t2でコレクタ電流Icが電流リミット値に達するから、時刻t2においてIGBTスイッチ24に対してスイッチOFFの指令が供給され、所定の遅れ時間が経過した時刻t3においてIGBTスイッチ24がOFFとなる。結局、時刻t1からコレクタ電流Icが電流リミット値に達する時刻t2までの時間(図中(a)時間)、及び時刻t2から実際にIGBTスイッチ24がOFFする時刻t3までの時間(図中(b))の間、過剰電流が半導体素子10に流れることになり、例えばコンタクトピン18とテストピースの接触部分が溶損してしまう、あるいは半導体素子10の破壊箇所が拡大してしまい最初の破壊箇所の特定が困難となる。
破壊モードIIの場合も同様であり、時刻t4において短絡が発生した場合、時刻t5においてコレクタ電流が所定の電流リミット値に達してIGBTスイッチ24に対してOFF指令が供給され、所定の遅れ時間経過後の時刻t6においてIGBTスイッチ24がOFFするため、時刻t4〜t6の間に過剰電流が半導体素子10に流れてしまう。
図8には、従来の処理フローチャートが示されている。まず、半導体素子10をONする時間tg(on)を評価開始時のオン時間tg(start)に設定する(S201)。次に、電源Vcc20を設定電圧まで上昇させ(S202)、IGBTスイッチ24をONにする(S203)。次に、半導体素子10をON(便宜上、ゲートをオンすると称する)し(S204)、時間をカウントして半導体素子10のON時間tgが設定されたtg(on)に達したか否かを判定する(S205)。
半導体素子10のon時間tgがtg(on)に達した場合、半導体素子10をOFF(便宜上、ゲートをオフすると称する)し(S206)、コレクタ電流Icが所定の電流リミットIc(limit)以上となったか否かを判定する(S207)。コレクタ電流Icが電流リミットまで増大していない場合には、さらに所定の時間t(test)を経過したか否かを判定する(S208)。この時間t(test)は、破壊モードIIを考慮
したものであり、所定の時間t(test)を経過してもなおコレクタ電流Icが電流リミットに達していない場合には、半導体素子10には短絡が生じていないとして、次に半導体素子10のON時間tg(on)を所定のステップtg(step)だけ増大させて(S211)、再び同様の処理を繰り返す。したがって、半導体素子10は、徐々にON時間が増大されて繰り返し試験される。
したものであり、所定の時間t(test)を経過してもなおコレクタ電流Icが電流リミットに達していない場合には、半導体素子10には短絡が生じていないとして、次に半導体素子10のON時間tg(on)を所定のステップtg(step)だけ増大させて(S211)、再び同様の処理を繰り返す。したがって、半導体素子10は、徐々にON時間が増大されて繰り返し試験される。
一方、半導体素子10をOFFにした直後、あるいは所定の時間t(test)が経過するまでにコレクタ電流Icが電流リミット値に達した場合には、それぞれ破壊モードI
、IIにより半導体素子10に短絡が生じたと判定してIGBTスイッチ24をOFFとし
(S209)、その後電源Vcc20をゼロとする(S210)。S207で短絡が生じたと判定してからS209でIGBTスイッチ24をOFFとする指令を供給し、実際にIGBTスイッチ24がOFFとなるまで過剰電流が流れてしまい溶損等が生じる。
、IIにより半導体素子10に短絡が生じたと判定してIGBTスイッチ24をOFFとし
(S209)、その後電源Vcc20をゼロとする(S210)。S207で短絡が生じたと判定してからS209でIGBTスイッチ24をOFFとする指令を供給し、実際にIGBTスイッチ24がOFFとなるまで過剰電流が流れてしまい溶損等が生じる。
本発明の目的は、このようなIGBTスイッチ等の遮断回路の動作遅れに起因する過剰電流で生じ得る、コンタクトピンとテストピース間の溶損や破壊箇所特定の困難性を防止できる半導体素子の評価装置を提供することにある。
本発明は、半導体素子を評価する評価装置であって、前記半導体素子に電圧を印加する電源と、前記電源と前記半導体素子間に接続されるスイッチと、前記半導体素子をオンし、その後オフしたときの前記半導体素子に流れる電流を検出する電流センサと、前記電流センサで検出された電流が所定のしきい電流以上である場合に前記半導体素子の短絡状態を検出する検出手段と、前記半導体素子をオフにするタイミングに先立って前記スイッチをオフ制御する制御手段とを有する。
本発明では、従来のように半導体素子をオフにした後に半導体素子に流れる電流が所定のしきい電流以上であるか否かを判定し、所定のしきい電流以上である場合にスイッチをオフ制御して半導体素子を保護するのではなく、スイッチの遅れ時間が存在することを前提として、半導体素子をオフにするタイミングに先立ってスイッチをオフ制御する。これにより、半導体素子に短絡等の異常が生じても、スイッチは既にオフ制御されているため過剰な電流が流れることはなく、半導体素子を保護できる。スイッチをオフにしても回路の寄生容量により半導体素子には電圧が印加され、半導体素子が短絡している場合にはそのリーク電流により短絡の有無を検出できる。
本発明では、電源と半導体素子を接続するスイッチを前もってオフ制御するため、スイッチに遅れ時間が生じても半導体素子に過剰電流が流れることを防止できる。
以下、図面に基づき本発明の実施形態について説明する。
図1には、本実施形態の評価装置の回路図が示されている。基本構成は図6に示された構成と同様であるが、IGBTスイッチ30及び抵抗32からなるショートチェック回路を設けたこと、及びIGBTスイッチ24のON、OFFを制御する制御部1の動作が図6の動作と異なる点である。ショートチェック回路は、事前に半導体素子10の短絡を簡易に検出するための回路であり、IGBTスイッチ30をONし、抵抗32で電流を抑制しつつ半導体素子10の短絡の有無を検出する。この回路構成自体は公知であるので、以下、制御部1でのIGBT24のON、OFF動作のタイミングについて主に説明する。
図2には、本実施形態のタイミングチャートが示されている。図2(A)はVgeの時間変化であり、従来と同様に時刻t1でLowレベルになるとする。図2(B)はコレクタ電流Icの時間変化、図2(C)はVceの時間変化、図2(D)はIGBTスイッチ24のON、OFFタイミングであり、本実施形態では、VgeがLowレベルになる時刻t1より前の時刻t0においてIGBTスイッチ24をOFFとする。すなわち、制御部1は、時刻t1に対して、IGBTスイッチ24の遅れ時間だけ先の時刻t0においてIGBTスイッチ24にOFF指令を出し、IGBTスイッチ24をOFFにする。具体的には、制御部1は、VgeがHiとなって半導体素子10がONされたタイミングからの経過時間をカウントし、この経過時間が、予め定められた半導体素子10のオン継続時間よりもIGBTスイッチ24の遅れ時間分だけ早い時間に達した場合に、IGBTスイッチ24に対してOFF指令を出力する。IGBTスイッチ24の遅れ時間は、予め計測して制御部1のメモリ等に記憶させておく。IGBTスイッチ24は、実際には所定の遅れ時間経過後にONからOFFすることになるから、時刻t1において実際にOFFとなる。従って、仮に半導体素子10に破壊モードI、すなわちOFF直後に短絡するような
異常が生じても、IGBTスイッチ24はOFFしているためコレクタ電流Icは大きく増大せず、図2(B)の破線で示されるように許容量に抑制される。したがって、IGBTスイッチ24に遅れ時間があっても、過剰電流の通電による溶損等を防止できる。半導体素子10に破壊モードIによる短絡が生じている場合、回路の寄生容量により一定の電
圧が半導体素子10に印加されるため、そのリーク電流は所定の電流リミット値以上となり、短絡が検出される。
異常が生じても、IGBTスイッチ24はOFFしているためコレクタ電流Icは大きく増大せず、図2(B)の破線で示されるように許容量に抑制される。したがって、IGBTスイッチ24に遅れ時間があっても、過剰電流の通電による溶損等を防止できる。半導体素子10に破壊モードIによる短絡が生じている場合、回路の寄生容量により一定の電
圧が半導体素子10に印加されるため、そのリーク電流は所定の電流リミット値以上となり、短絡が検出される。
また、破壊モードIIでは、半導体素子10のOFF後の所定時間経過後に短絡が生じる
こととなるが、本実施形態では時刻t0で予めIGBTスイッチ24はOFFとされており、破壊モードIによる短絡の有無によらず半導体素子10には電源電圧が印加されない
が、回路には寄生容量が存在するため、この寄生容量による電圧が半導体素子10に印加されるため破壊モードIIによる短絡検出も可能である。しかしながら、放電によりその電
圧は低下してしまうため、本実施形態では間欠的にIGBTスイッチ24をONして破壊モードIIによる短絡を検出する。すなわち、Vceが所定の電圧Vccまで低下した時刻
t7においてIGBTスイッチ24を再びONし、その後IGBTスイッチ24を再びOFFにする。時刻t8において破壊モードIIによる短絡が生じても、IGBTスイッチ2
4は時刻t9までOFFされているため、従来のように過剰電流が流れることはない。
こととなるが、本実施形態では時刻t0で予めIGBTスイッチ24はOFFとされており、破壊モードIによる短絡の有無によらず半導体素子10には電源電圧が印加されない
が、回路には寄生容量が存在するため、この寄生容量による電圧が半導体素子10に印加されるため破壊モードIIによる短絡検出も可能である。しかしながら、放電によりその電
圧は低下してしまうため、本実施形態では間欠的にIGBTスイッチ24をONして破壊モードIIによる短絡を検出する。すなわち、Vceが所定の電圧Vccまで低下した時刻
t7においてIGBTスイッチ24を再びONし、その後IGBTスイッチ24を再びOFFにする。時刻t8において破壊モードIIによる短絡が生じても、IGBTスイッチ2
4は時刻t9までOFFされているため、従来のように過剰電流が流れることはない。
図3及び図4には、本実施形態の処理フローチャートが示されている。まず、半導体素子10のゲートオン時間tg(on)を評価開始時の所定の時間tg(start)に設定し(S101)、電源Vccを設定電圧まで上昇させる(S102)。次に、IGBTスイッチ30をONとして抵抗32を含むショートチェック回路をONし(S103)、半導体素子10のコレクタ・エミッタ間電圧Vceと所定のリミット電圧V(short)を比較する(S104)。半導体素子10は短絡している場合、Vceはゼロ近傍の値を示すからVce<V(short)となり、この場合には半導体素子10は短絡していると判定して電源Vccをゼロに設定して(S112)、測定を終了する。
一方、Vce≧V(short)である場合には、半導体素子10は短絡していないと判定され、IGBTスイッチ30をOFFとしてショートチェック回路をOFFとする(S105)。そして、IGBTスイッチ24をONとし(S106)、さらに半導体素子10のゲートをONとして通電させる(S107)。
従来においては、半導体素子10をONした後であって所定の時間tg(start)を経過した後に半導体素子10をOFFとしているが、本実施形態では半導体素子10のON時間tgがtg(start)−tdに達したか否かを判定する(S108)。ここで、tdはIGBTスイッチ24の遅れ時間であり、図7におけるt2〜t3に対応する時間である。半導体素子10のON後、tg(start)−tdに達した場合には、制御部1はIGBTスイッチ24に対してOFF指令を出し、IGBTスイッチ24をOFFとする(S109)。その後、半導体素子10のON時間がtg(on)に達したか否かを判定し(S110)、達した場合に半導体素子10をOFFとする(S111)。S108、S109にて、半導体素子10のOFF時間に先立って、すなわち、td分だけ前もってIGBTスイッチ24をOFFとしているため、半導体素子10のOFFタイミングに一致して、あるいはその近傍でIGBTスイッチ24も実際にOFFとなるため、従来のようにIGBTスイッチ24の遅れによる過剰電流の通電が防止される。
IGBTスイッチ24をOFFにした後、図4に示されるように、半導体素子10のコレクタ電流Icが所定の電流リミットIc(limit)以上であるか否かを判定する(S114)。なお、このときの電流リミットIc(limit)は、図8に示された従来の電流リミットよりも小さい値に設定され、例えば従来の電流リミット値の1/100程度小さな値に設定される。そして、半導体素子10のコレクタ電流Icがこの電流リミット値以上である場合(IGBTスイッチ24は既にOFFであって電源20は回路から切り離されているが、回路の寄生容量により一定の電圧が半導体素子10に印加されるので、短絡していればリーク電流が流れる)には、短絡の可能性があるため半導体素子10のオン時間を新たに設定した後に(S113)、再びIGBTスイッチ30をONにしてショートチェック回路をONとしコレクタ・エミッタ間電圧Vceをチェックする(S104)。半導体素子10が短絡している場合、Vce<V(short)となるため、破壊モードIによる短絡が生じたことを検出できる。
一方、S114にて半導体素子10のコレクタ電流Icが電流リミットに達しない場合には、次に、コレクタ・エミッタ電圧Vceが所定の電圧リミット値V(limit)より小さいか否かを判定する(S115)。破壊モードIIでは、電源Vccが印加されてい
る状態で半導体素子10をOFFにした後所定時間経過してから短絡が生じるものであり、本実施形態ではS109で既にIGBTスイッチ24をOFFにしているため電源電圧Vccが印加されない。しかしながら、図1に示される回路には寄生容量が存在し、この寄生容量により半導体素子10にはある電圧が印加されている状態にあり、この状態において破壊モードIIによる短絡を評価できる。但し、あくまで寄生容量によるものであるため、時間と共に放電によりその電圧が低下する。S115の処理は、この寄生容量による印加電圧(半導体素子10のコレクタ・エミッタ間電圧Vce)が破壊モードIIによる短絡を検出するだけに十分な電圧を有しているか否かを判定するためのものである。すなわち、VceがV(limit)以上を保持している場合には、引き続きS114の判定処理を行う。一方、VceがV(limit)より小さくなった場合には、半導体素子10に再度所定の電圧を印加する必要があるため、IGBTスイッチ24をONとする(S116)。
る状態で半導体素子10をOFFにした後所定時間経過してから短絡が生じるものであり、本実施形態ではS109で既にIGBTスイッチ24をOFFにしているため電源電圧Vccが印加されない。しかしながら、図1に示される回路には寄生容量が存在し、この寄生容量により半導体素子10にはある電圧が印加されている状態にあり、この状態において破壊モードIIによる短絡を評価できる。但し、あくまで寄生容量によるものであるため、時間と共に放電によりその電圧が低下する。S115の処理は、この寄生容量による印加電圧(半導体素子10のコレクタ・エミッタ間電圧Vce)が破壊モードIIによる短絡を検出するだけに十分な電圧を有しているか否かを判定するためのものである。すなわち、VceがV(limit)以上を保持している場合には、引き続きS114の判定処理を行う。一方、VceがV(limit)より小さくなった場合には、半導体素子10に再度所定の電圧を印加する必要があるため、IGBTスイッチ24をONとする(S116)。
このIGBTスイッチ24のONは、上記したように寄生容量を充電するためのものであり、この目的を達成するために十分な時間だけONすれば足りる。また、仮にこのIGBTスイッチ24のON時間と破壊モードIIによる破壊のタイミングが重なってしまう場
合、半導体素子10に過剰電流が流れるおそれがある。そこで、IGBTスイッチ24をONし、半導体素子10のコレクタ・エミッタ間電圧VceがVcc以上となったことを確認した後に(S117)、IGBTスイッチ24を再びOFFとする(S118)。その後、S114の処理に移行し、コレクタ電流Icが電流リミット値以上となるか否かを判定する。半導体素子10をOFFした後の経過時間がt(test)に達するまでは以上の処理を繰り返し実行し、コレクタ電流Icが電流リミット値に達した場合にはショートチェック回路をONにして破壊モードIIによる短絡を検出する。一方、半導体素子10
をOFFした後の経過時間がt(test)に達した場合には、S114にてYESと判定され、従来と同様に、半導体素子10のON時間を徐々に増大させて(S113)、同様の処理を繰り返す。
合、半導体素子10に過剰電流が流れるおそれがある。そこで、IGBTスイッチ24をONし、半導体素子10のコレクタ・エミッタ間電圧VceがVcc以上となったことを確認した後に(S117)、IGBTスイッチ24を再びOFFとする(S118)。その後、S114の処理に移行し、コレクタ電流Icが電流リミット値以上となるか否かを判定する。半導体素子10をOFFした後の経過時間がt(test)に達するまでは以上の処理を繰り返し実行し、コレクタ電流Icが電流リミット値に達した場合にはショートチェック回路をONにして破壊モードIIによる短絡を検出する。一方、半導体素子10
をOFFした後の経過時間がt(test)に達した場合には、S114にてYESと判定され、従来と同様に、半導体素子10のON時間を徐々に増大させて(S113)、同様の処理を繰り返す。
このように、本実施形態では、半導体素子10のOFF後にコレクタ電流が電流リミットに達した時点でIGBTスイッチ24をOFFするのではなく、IGBTスイッチ24の遅れ時間を考慮して、半導体素子10のOFFよりも前にIGBTスイッチ24をOFFとし、半導体素子10のOFFタイミングとほぼ一致するタイミングでIGBTスイッチ24を実際にOFFするので、IGBTスイッチ24のOFFタイミングの遅れによる過剰電流の通電を確実に防止できる。
また、本実施形態では、IGBTスイッチ24を事前にOFFした後に、IGBTスイッチを間欠的にONし、回路の寄生容量により半導体素子10に電圧を印加して破壊モードIIによる短絡を検出するため、仮に破壊モードIIによる短絡が生じても過剰電流が通電することもない。
以上、本発明の実施形態について説明したが、本発明はこれに限らず種々の変更が可能である。
例えば、本実施形態では、IGBTスイッチ24を間欠的にONすることで、IGBTスイッチ24のON時間と、半導体素子10の破壊モードIIによる短絡のタイミングが重
ならないように調整しているが、両者が重なった場合に備えて、図4の処理においてS116でIGBTスイッチ24をONにした後に半導体素子10のコレクタ電流Icが電流リミットIc(limit)以上であるか否かを判定し、電流リミット以上であれば直ちにIGBTスイッチ24をOFFにすることも好適である。
ならないように調整しているが、両者が重なった場合に備えて、図4の処理においてS116でIGBTスイッチ24をONにした後に半導体素子10のコレクタ電流Icが電流リミットIc(limit)以上であるか否かを判定し、電流リミット以上であれば直ちにIGBTスイッチ24をOFFにすることも好適である。
また、図4の処理では、S116にてIGBTスイッチ24をONとし、Vce≧Vccであることを確認した後にIGBTスイッチ24をOFFとしているが、単にIGBTスイッチ24を一定時間だけONにしてもよい。
1 制御部、10 半導体素子(評価対象)、20 電源、22 キャパシタ、24 IGBTスイッチ、26 電流センサ。
Claims (3)
- 半導体素子を評価する評価装置であって、
前記半導体素子に電圧を印加する電源と、
前記電源と前記半導体素子間に接続されるスイッチと、
前記半導体素子をオンし、その後オフしたときの前記半導体素子に流れる電流を検出する電流センサと、
前記電流センサで検出された電流が所定のしきい電流以上である場合に前記半導体素子の短絡状態を検出する検出手段と、
前記半導体素子をオフにするタイミングに先立って前記スイッチをオフ制御する制御手段と、
を有することを特徴とする半導体素子の評価装置。 - 請求項1記載の装置において、
前記制御手段は、前記スイッチの遅れ時間分だけ先立ってオフ制御することを特徴とする半導体素子の評価装置。 - 請求項1記載の装置において、
前記制御手段は、さらに、前記スイッチをオフ制御した後に、所定時間内は、前記スイッチを間欠的にオンオフ制御することを特徴とする半導体素子の評価装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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---|---|---|---|
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Publications (1)
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---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004164926A Pending JP2005345247A (ja) | 2004-06-02 | 2004-06-02 | 半導体素子の評価装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005345247A (ja) |
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2004
- 2004-06-02 JP JP2004164926A patent/JP2005345247A/ja active Pending
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