JP5258810B2

JP5258810B2 - 半導体装置の試験装置

Info

Publication number: JP5258810B2
Application number: JP2010032417A
Authority: JP
Inventors: 慶彦広田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-02-17
Filing date: 2010-02-17
Publication date: 2013-08-07
Anticipated expiration: 2030-02-17
Also published as: JP2011169681A

Description

この発明は、半導体装置の短絡破壊耐量試験に用いられる試験装置に関するものである。

ＩＧＢＴやＭＯＳＦＥＴに代表される半導体装置に対しては、半導体装置の安全動作領域を保証するために半導体製造工程において破壊耐量試験が実施されている。破壊耐量試験のひとつとして短絡破壊耐量試験がある。

短絡試験装置の基本構成として、試験対象の半導体装置（以下、被測定素子という）に直流電圧を印加する直流電源と、被測定素子に流れる電流を検出する電流検出機構とを有する構成がある。

ここで、被測定素子の短絡破壊耐量試験について説明する。被測定素子に高い直流電圧を印加した状態で被測定素子をターンオン（オン状態への切り替え）すると、被測定素子には被測定素子の最大出力電流の値に制限された短絡電流が流れる。このとき、この短絡電流のエネルギーにより、被測定素子が破壊することがある。また、被測定素子の短絡破壊モードとしては、ゲートのターンオフ（オフ状態への切り替え）後に被測定素子に高い直流電圧が印加され続けることによって被測定素子が破壊するモードがある。被測定素子が破壊すると、被測定素子は短絡状態となり、そのため、試験装置は、電源短絡状態となり、極めて大きな電流（過電流）が流れ、故障に至る場合がある。

このような過電流に対する被測定素子の保護方法として、特許文献１には、被測定素子をオフするタイミングとほぼ同時にパワースイッチをオフする方法が開示されている。

特開２００５−３４５２４７号公報（２頁３行〜３頁１３行）

前述のように短絡破壊耐量試験において被測定素子の破壊が発生すると、直ちに過電流が流れる。前述の特許文献１に記載の保護方式では、被測定素子をオフのタイミングとほぼ同時にパワースイッチをオフするため、直流電源から印加された直流電圧はパワースイッチと被測定素子とで分圧され、被測定素子に印加される電圧が大きく低下する。そのため、正確な短絡破壊耐量試験が出来ないという問題がある。

本発明は、被測定素子３に対して正確な短絡破壊耐量試験ができ、かつ短絡破壊耐量試験時において被測定素子が破壊したときの過電流の発生を確実に抑制することができる半導体装置の試験装置を提供することを目的とする。

この発明に係わる半導体装置の試験装置は、半導体装置の短絡破壊耐量の試験を行うものであって、試験対象の半導体装置である被測定素子に直流電圧を印加する直流電源と、被測定素子と直列に接続され、最大出力電流値が被測定素子の最大出力電流値よりも大きいパワースイッチと、被測定素子の試験時に、パワースイッチがその最大出力電流値の電流を流すことが可能なようにパワースイッチを制御する制御回路と、被測定素子のオフ状態への切り替えに同期させてパワースイッチのゲート電圧を切り替える回路と、を備えたことを特徴とする。

この発明によれば、被測定素子が短絡破壊したときに流れる短絡電流は、被測定素子と直列に接続されたパワースイッチによりその最大出力電流に制限される。これにより、従来のような過電流の発生を確実に抑制することができる。また、試験装置の故障を防止できる。さらに、被測定素子のオフのタイミングとほぼ同時にパワースイッチをオフするのではないので、被測定素子には直流電源電圧がそのまま印加される。そのため、被測定素子に対して正確な短絡破壊耐量試験ができる。

本発明の実施の形態１の短絡破壊耐量試験装置のブロック図本発明の実施の形態１のタイミングチャートパワースイッチの代表特性本発明の実施の形態２の短絡破壊耐量試験装置のブロック図本発明の実施の形態２のタイミングチャート本発明の実施の形態３の短絡破壊耐量試験装置のブロック図従来の短絡破壊耐量試験装置の図

（実施の形態１）
図１は本発明の実施の形態１の半導体装置の短絡破壊耐量試験装置のブロック図である。本実施の形態の短絡破壊耐量試験装置の試験対象の被測定素子３はＩＧＢＴやＭＯＳＦＥＴ等の半導体装置である。本実施形態の試験装置は、被測定素子３に直流電圧を印加する直流電源１と、被測定素子３を所定の状態に制御するためのゲート駆動回路４およびゲート抵抗５と、被測定素子３と直列に接続されたパワースイッチ２と、パワースイッチ２用のゲート駆動電源９およびゲート抵抗１０とを備える。特に、パワースイッチ２は、被測定素子３の最大出力電流よりも十分に高い最大出力電流を有する素子である。また、ゲート駆動電源９は、被測定素子３の最大出力電流(例えば100A)に対し、パワースイッチ２を適切な最大出力電流値(例えば150A)に制御するため、所望の電圧値に設定することが可能である。

次に、実施の形態１の試験装置の動作を説明する。実施の形態１の試験装置の動作は図２のタイミングチャートに従う。なお、図２では被破壊時の電圧・電流波形を実線で示し、破壊時の電圧・電流波形を点線で示している。試験時には、パワースイッチ２がオン状態に制御されるとともに、直流電源１からの直流電圧が被測定素子に印加される。このとき、パワースイッチ２として用いるＩＧＢＴまたはＭＯＳＦＥＴは図３に示すように最大出力電流がゲート電圧に依存する。そのため、パワースイッチ２は直流電源９とゲート抵抗１０により被測定素子３の最大出力電流値(例えば100A)よりも高い最大出力電流(例えば150A)になるよう、直流電源9の電圧値を設定する。時刻t0において、ゲート駆動回路４を動作させて被測定素子３をオン状態に切り替える。それにより、試験装置には、被測定素子３の最大出力電流値に制限された電流が、被測定素子３とパワースイッチ２を介して流れる。時刻t1において、ゲート駆動回路４により被測定素子３をオフ状態に切り替える。これにより、被測定素子３のコレクタ・エミッタ間に直流電源１の出力電圧が印加される。時刻t2において、被測定素子３が破壊すると、被測定素子３は短絡状態となり、短絡電流が流れるが、短絡電流の大きさは、パワースイッチ２の最大出力電流値に制限される。そのため、従来のような過電流の発生を確実に防止することができる。試験終了後、パワースイッチ２をオフ状態に切り替えることで、短絡電流を遮断することができる。また、試験装置の故障を防止できる。

以上のように、実施の形態１の半導体装置の試験装置によれば、被測定素子３のオフのタイミングとほぼ同時にパワースイッチ２をオフするのではないので、被測定素子３には直流電源電圧がそのまま印加される。そのため、被測定素子３に対して正確な短絡破壊耐量試験ができる。

（実施の形態２）
図４は本発明の実施の形態２の半導体装置の短絡破壊耐量試験装置のブロック図である。実施の形態２の試験装置は、実施の形態１の試験装置に対してさらにパワースイッチ２のゲート駆動電源として、被測定素子３の最大出力電流よりパワースイッチ２の最大出力電流が高くなるようなゲート電圧を与えるゲート駆動電源９と、被測定素子３の最大出力電流よりパワースイッチ２の最大出力電流が低くなるようなゲート電圧を与えるゲート駆動電源１１と、被測定素子３を駆動するゲート駆動回路４から出力されるゲート電圧の立下り点を検出するためのゲート立下り検出器１２と、ゲート立下り検出器１２の出力信号によって切り替わるリレー１３、１４とを有する。すなわち、第２の実施の形態では、パワースイッチ２の最大出力電流が２段階に制御可能に構成されている。

次に、実施の形態２の試験装置の動作を説明する。実施の形態２の試験装置の動作は図５のタイミングチャートに従う。なお、図５では被破壊時の電圧・電流波形を実線で示し、破壊時の電圧・電流波形を点線で示している。試験開始時はリレー１３をオンし、リレー１４をオフとする。これにより、パワースイッチ２は最大出力電流が被測定素子３の最大出力電流値(例えば100A)よりも高い電流値(例えば150A)に制御された状態でオン状態となる。時刻t0において、ゲート駆動回路４を動作させて被測定素子３をオン状態にし、時刻t1において、ゲート駆動回路４により被測定素子３をオフ状態に切り替える。この切り替えの際、ゲート立下り検出器１２によりゲート駆動回路４の出力電圧の立ち下がり点が検出されると、リレー１３をオフし、リレー１４をオンとする。リレー１４のオンへの切り替えにより、パワースイッチ２は最大出力電流が被測定素子３(例えば100A)よりも低い電流値(例えば1A)に制御された状態でオン状態となる。時刻t2において、この状態で被測定素子３が破壊した場合、パワースイッチ２の最大出力電流値がゲート駆動電源１１によって被測定素子３の最大出力電流値よりも低い電流値(例えば1A)に制限されているので、試験装置には、この制限された大きさの電流が被測定素子３とパワースイッチ２を介して流れる。

実施の形態１の半導体装置の試験装置では、被測定素子３の破壊時にパワースイッチ２の最大出力電流値に相当する大きさの電流が流れるが、この電流の値は被測定素子３の最大出力電流値よりも高い比較的大きな値である。一方、実施の形態２では、駆動回路４の出力電圧の立ち下がり点の検出後、パワースイッチ２の最大出力電流が被測定素子３の最大出力電流値よりも低い電流に制御される。したがって、被測定素子３が破壊した場合でも、被測定素子３の破壊後に試験装置に流れる短絡電流を小さく抑えることができる。また、試験終了後、パワースイッチ２をオフ状態に切り替えることで、短絡電流を遮断することができる。このように、実施の形態２では、試験装置に流れる電流を、試験時に流れる大きな試験電流と被測定素子３の破壊後に流れる小さな短絡電流とに２段階で制限することができる。

以上のように、実施の形態２の半導体装置の試験装置によれば、被測定素子３が短絡破壊した時に、パワースイッチ２の最大出力電流値を、被測定素子３の最大出力電流値よりも低い電流に抑えるので、被測定素子３の短絡破壊時における短絡電流をさらに抑制することができる。これにより、従来のような過電流の発生や試験装置の故障を一層確実に防止することができる。また、実施の形態１同様、被測定素子３をオフするタイミングとほぼ同時にパワースイッチ２がオフされるのではないので、被測定素子３には直流電源電圧がそのまま印加される。そのため、被測定素子３に対して正確な短絡破壊耐量試験ができる。

（実施の形態３）
図６は本発明の実施の形態３の半導体装置の短絡破壊耐量試験装置のブロック図である。実施の形態３の試験装置は、実施の形態２の試験装置に対してさらにパワースイッチ２のコレクタ・エミッタ間電圧を検出する破壊検出判定回路１５を有する。

次に、実施の形態３の試験装置の動作を説明する。なお、実施の形態２と同じ構成要素は、実施の形態２と同様の動作を行う。試験開始時には、被測定素子３は破壊状態ではないので、破壊検出判定回路１５は被測定素子３が破壊されているとは判定せず、パワースイッチ２はオンとなっている。

ここで、試験を開始後、被測定素子３が短絡破壊すると、パワースイッチ２のコレクタ・エミッタ間には直流電源１の出力電圧が印加される。過電流検知の閾値は被測定素子３の最大出力電流以下には設定できないので、実施の形態２のようにパワースイッチ２により短絡電流を被測定素子３の破壊時の電流以下に抑制すると、被測定素子３の短絡破壊を電流値により検出することができない。そこで、パワースイッチ２のコレクタ・エミッタ間電圧を破壊検出判定回路１５で検出することで被測定素子３の破壊を容易に検出できる。また、破壊検出判定回路１５の出力によりパワースイッチ２をオフに制御することにより、直流電源１による電圧の印加を遮断することができる。したがって、短絡電流が流れる時間を短縮することができる。

被測定素子３のコレクタ・エミッタ間電圧は、直流電源１の電圧上昇時、被測定素子３のターンオン時、被測定素子３のターンオフ時、被測定素子３の破壊時の４つのタイミングで変動する。そのため、被測定素子３の破壊検出を被測定素子３のコレクタ・エミッタ間電圧で行うと、検出回路が複雑となる。ここで、パワースイッチ２のコレクタ・エミッタ間電圧は、被測定素子３の破壊後に短絡電流がパワースイッチ２の最大出力電流を瞬間的に超えたタイミングでのみ変動（上昇）する。したがって、パワースイッチ２のコレクタ・エミッタ間電圧の変化に基づき破壊検出をすることによって、検出回路を簡素化することができる。

以上のように、実施の形態３の半導体装置の試験装置によれば、破壊検出判定回路１５によりパワースイッチ２のコレクタ・エミッタ間電圧の立ち上がりを検出することで、被測定素子３の短絡破壊を判定する。そして、コレクタ・エミッタ間電圧の立ち上がりの検出後、直流電源１から供給される電圧をパワースイッチ２で遮断する。これにより、被測定素子３破壊後の電圧印加時間を短縮することができる。したがって、試験装置の故障を一層確実に防止することができる。また、実施の形態１同様、被測定素子３をオフするタイミングとほぼ同時にパワースイッチ２がオフされるのではないので、被測定素子３には直流電源電圧がそのまま印加される。そのため、被測定素子３に対して正確な短絡破壊耐量試験ができる。

１直流電源、２パワースイッチ、３被測定素子、４ゲート駆動回路、5 ゲート抵抗、６電流センサ、７過電流検出器、９ゲート駆動電源、１０ゲート抵抗、１１ゲート駆動電源、１２ゲート立下り検出器、１３リレー回路、１４リレー回路、１５破壊検出判定回路

Claims

半導体装置の短絡破壊耐量の試験装置であって、
試験対象の半導体装置である被測定素子に直流電圧を印加する直流電源と、
被測定素子と直列に接続され、最大出力電流値が被測定素子の最大出力電流値よりも大きいパワースイッチと、
被測定素子の試験時に、パワースイッチがその最大出力電流値の電流を流すことが可能なようにパワースイッチを制御する制御回路と、
被測定素子のオフ状態への切り替えに同期させてパワースイッチのゲート電圧を切り替える回路と、
を備えたことを特徴とする半導体装置の試験装置。
請求項１に記載の半導体装置の試験装置において、パワースイッチのコレクタ・エミッタ間電圧を検出する検出回路をさらに備えたことを特徴とする半導体装置の試験装置。
請求項２に記載の半導体装置の試験装置において、検出回路によるパワースイッチのコレクタ・エミッタ間電圧の検出結果に基づいて、直流電圧の被測定素子への供給を遮断することを特徴とする半導体装置の試験装置。