CN113295981B - 一种经时击穿测试设备和方法 - Google Patents

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Abstract

本申请提供了一种经时击穿测试设备和方法，该设备包括第一连接端和第二连接端，第一连接端和第二连接端分别用于连接待测结构的第一端和第二端，其中，第二连接端接地，第一连接端通过测试开关连接第一电压源，第一电压源用于提供测试电压，测试开关在对待测结构进行测试时导通，在待测结构被击穿后短路时限制电流，从而可以节约电能和测试时间，降低了设备的耗能成本和测试的时间成本，避免待测结构被击穿短路后还短接着电压源。

Description

一种经时击穿测试设备和方法
技术领域
本申请涉及测试技术领域，特别涉及一种经时击穿测试设备和方法。
背景技术
经时击穿(Time Dependent Dielectric Breakdown，TDDB)，也称为与时间相关的电介质击穿，是指在电介质层上施加恒定电压，经过一定时间后电介质层会发生击穿，经过的这段时间就是击穿时间。
目前对半导体结构进行经时击穿测试时，当半导体结构被经时击穿后，无法及时关闭测试设备，电压源在一段时间内仍然为测试设备供电，浪费了电能，导致功耗较大，耗能成本较高，且同时增加了测试时间，时间成本较高。因此，如何减少测试的各种成本是本领域亟待解决的技术问题。
发明内容
为了解决以上技术问题，本申请提供了一种经时击穿测试设备和方法，可以减少测试的耗能成本和时间成本。
第一方面，本申请提供了一种经时击穿测试设备，包括：
第一连接端和第二连接端；所述第一连接端和所述第二连接端分别用于连接待测结构的第一端和第二端；
其中，所述第二连接端接地；
所述第一连接端通过测试开关连接第一电压源，所述第一电压源用于提供测试电压；所述测试开关在对所述待测结构进行测试时导通，在所述待测结构被击穿短路时限制电流。
可选的，所述第一连接端和所述第二连接端均为多个，多个所述第一连接端通过多个测试开关连接所述第一电压源；
多个所述第一连接端和多个所述第二连接端一一对应，每个所述第一连接端与对应的第二连接端构成一组测试端，每组测试端用于连接一个待测结构。
可选的，所述测试开关为PMOS管；
所述PMOS管的源极连接所述第一电压源；
所述PMOS管的漏极连接所述第一连接端；
所述PMOS管的栅极连接第二电压源；所述第二电压源用于提供控制电压。
可选的，所述PMOS管的源极连接第一端口，所述第一端口连接所述第一电压源；
所述PMOS管的栅极连接第二端口，所述第二端口连接所述第二电压源；
所述第二连接端连接第三端口，所述第三端口接地。
可选的，所述测试电压小于所述PMOS管的源漏击穿电压。
第二方面，本申请提供了一种经时击穿测试方法，包括：
提供经时击穿测试设备，所述设备包括第一连接端和第二连接端；所述第一连接端和所述第二连接端分别用于连接待测结构的第一端和第二端；
其中，所述第二连接端接地；
所述第一连接端通过测试开关连接第一电压源，所述第一电压源用于提供测试电压；
当检测到所述待测结构的第一端的电压等于0V时，确认所述待测结构经时击穿。
可选的，所述待测结构包括：
金属间电介质或栅氧化物层集成。
可选的，在所述多个第一连接端和所述多个第二连接端分别连接同一待测结构的多个部分后，在所述测试电压下对所述多个部分分别进行经时击穿测试。
可选的，在所述多个第一连接端和所述多个第二连接端分别连接不同待测结构后，在所述测试电压下对所述不同待测结构分别进行经时击穿测试。
可选的，所述测试电压小于所述PMOS管的源漏击穿电压。
与现有技术相比，本申请至少具有以下优点：
本申请提供了一种经时击穿测试设备和方法，该设备包括第一连接端和第二连接端，第一连接端和第二连接端分别用于连接待测结构的第一端和第二端，其中，第二连接端接地，第一连接端通过测试开关连接第一电压源，第一电压源用于提供测试电压，测试开关在对待测结构进行测试时导通，在待测结构被击穿时断开后短路时限制电流，实现并行测试，。从而可以节约电能和测试时间，降低了设备的耗能成本和测试的时间成本，避免待测结构被击穿短路后还连短接着电压源，浪费电能和时间使得电压源由于功率限制而无法输出其他并行被测结构的电压。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种经时击穿测试设备的示意图；
图1A示出了本申请实施例提供的一种待测结构进行经时击穿测试时的电流随时间变化的曲线；
图2示出了本申请实施例提供的又一种经时击穿测试设备的示意图；
图3A示出了本申请实施例提供的另一种经时击穿测试设备的示意图；
图3B示出了本申请实施例提供的又一种经时击穿测试设备的示意图；
图4示出了本申请实施例提供的一种经时击穿测试方法的流程图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
正如背景技术中的描述，经时击穿(Time Dependent Dielectric Breakdown，TDDB)，也称为与时间相关的电介质击穿，是指在电介质层上施加恒定电压，经过一定时间后电介质层会发生击穿，经过的这段时间就是击穿时间。
目前对半导体结构进行经时击穿测试时，当半导体结构被经时击穿后，无法及时关闭测试设备，电压源在一段时间内仍然为测试设备供电，浪费了电能，导致功耗较大，耗能成本较高，且同时增加了测试时间，时间成本较高。
因此，如何减少测试的各种成本是本领域亟待解决的技术问题。
为了解决以上技术问题，本申请提供了一种经时击穿测试设备和方法，该设备包括第一连接端和第二连接端，第一连接端和第二连接端分别用于连接待测结构的第一端和第二端，其中，第二连接端接地，第一连接端通过测试开关连接第一电压源，第一电压源用于提供测试电压，测试开关在对待测结构进行测试时导通，在待测结构被击穿时断开后短路时限制电流，实现并行测试。从而可以节约电能和测试时间，降低了设备的耗能成本和测试的时间成本，避免待测结构被击穿短路后还连短接着电压源，浪费电能和时间使得电压源由于功率限制而无法输出其他并行被测结构的电压。为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种经时击穿测试设备的示意图，包括：
第一连接端101和第二连接端102，第一连接端101和第二连接端102分别用于连接待测结构10的第一端103和第二端104，其中，第二连接端102接地105，第一连接端101通过测试开关106连接第一电压源107，第一电压源107用于提供测试电压，测试开关106在对待测结构10进行测试时导通，在待测结构10被击穿短路时限制电流。从而可以节约电能和测试时间，降低了设备的耗能成本和测试的时间成本，避免待测结构被击穿后还连接着电压源，浪费电能和时间。
可选的，待测结构10可以为金属间电介质层或栅氧化物集成层等，本申请实施例在此不作具体限定，可由本领域技术人员根据实际情况自行设定。
参见图1A所示，为本申请实施例的待测结构进行经时击穿测试时的电流Imea随时间Time变化的曲线，在A时间到B时间之间由于待测结构10被击穿，电流Imea呈现阶梯式的上升。
可选的，参考图2所示，为本申请实施例提供的又一种经时击穿测试设备的示意图，包括：
第一连接端201和第二连接端202均为多个，在图2中以两个为例，多个第一连接端201通过多个测试开关203连接第一电压源204；
多个第一连接端201和多个第二连接端202一一对应，每个第一连接端201与对应的第二连接端202构成一组测试端，每组测试端用于连接一个待测结构。如图2中所示，以两组测试端为例，两组测试端分别用于连接待测结构10和待测结构20。从而实现了一套设备对多个待测结构的测试，提高了经时击穿测试的效率。
一种实施方式中，待测结构10被击穿短路时限制电流，节约电能对未被击穿的待测结构20进行测试，实现并行测试，并且避免待测结构10被击穿短路后还短接着电压源，浪费电能和时间使得电压源由于功率限制而无法输出待测结构20的电压。
可选的，同样参考图2所示，以对同一待测结构的两个部分10和20进行测试为例，
可以对同一待测结构的多个部分10和20进行经时击穿测试，在多个第一连接端201和多个第二连接端202分别连接同一待测结构的多个部分10和20后，在测试电压下对多个部分10和20分别进行经时击穿测试。从而实现了一个待测结构，即一颗测试样品上可以获取多个数据点，提高了经时击穿测试的效率。
可选的，参考图3A所示，测试开关可以为P型金属氧化物半导体晶体管(P MetalOxide Semiconductor Transistor，PMOS管)，PMOS管的源极301连接第一电压源204，PMOS管的漏极302连接第一连接端201，PMOS管的栅极303连接第二电压源304；第二电压源304用于提供控制电压。
可选的，可以利用PMOS管的特性，第一电压源204提供的测试电压小于PMOS管的源漏击穿电压，第二电压源304提供的电压可以为0V，在进行待测结构的击穿测试时，PMOS管导通进行击穿测试，当待测结构被击穿后，相当于PMOS管的漏极302通过第一连接端201接地，PMOS管源极301的电压迅速变为0V，由于PMOS管栅极303的电压也为0V，此时PMOS管截止，即此条支路相当于短路时限制了电流，从而节约了耗能成本，并且由于PMOS管的特性，当待测结构被击穿后，PMOS管立刻截止，从而也节约了时间成本。
可选的，参考图3B所示，
PMOS管的源极301连接第一端口305，第一端口305连接第一电压源204；
PMOS管的栅极303连接第二端口306，第二端口306连接第二电压源304；
第二连接端202连接第三端口307，第三端口307接地105。
从而统一了个接口，减少布线设置，降低了本申请实施例提供的设备的布线成本。
本申请提供了一种经时击穿测试设备，该设备包括第一连接端和第二连接端，第一连接端和第二连接端分别用于连接待测结构的第一端和第二端，其中，第二连接端接地，第一连接端通过测试开关连接第一电压源，第一电压源用于提供测试电压；测试开关在对待测结构进行测试时导通，在待测结构被击穿后短路时限制电流。从而可以节约电能和测试时间，降低了设备的耗能成本和测试的时间成本，避免待测结构被击穿短路后还短接着电压源，浪费电能和时间。
参见图4所示，为本申请实施例提供的一种经时击穿测试方法的流程图，包括：
S401：提供经时击穿测试设备，所述设备包括第一连接端101和第二连接端102，所述第一连接端101和所述第二连接端102分别用于连接待测结构10的第一端103和第二端104；
其中，所述第二连接端102接地105；
所述第一连接端101通过测试开关106连接第一电压源107，所述第一电压源107用于提供测试电压；
当检测到所述待测结构10的第一端103的电压等于0V时，确认所述待测结构10经时击穿。可选的，所述待测结构包括：
金属间电介质层或栅氧化物集成层。
可选的，在所述多个第一连接端和所述多个第二连接端分别连接同一待测结构的多个部分后，在所述测试电压下对所述多个部分分别进行经时击穿测试。
可选的，在所述多个第一连接端和所述多个第二连接端分别连接不同待测结构后，在所述测试电压下对所述不同待测结构分别进行经时击穿测试。
可选的，所述测试电压小于所述PMOS管的源漏击穿电压。
本申请提供了一种经时击穿测试方法，该方法所采用的设备包括第一连接端和第二连接端，第一连接端和第二连接端分别用于连接待测结构的第一端和第二端，其中，第二连接端接地，第一连接端通过测试开关连接第一电压源，第一电压源用于提供测试电压；测试开关在对待测结构进行测试时导通，在待测结构被击穿后短路时限制电流。从而可以节约电能和测试时间，降低了设备的耗能成本和测试的时间成本，避免待测结构被击穿短路后还短接着电压源，浪费电能和时间。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于设备实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (9)

1.一种经时击穿测试设备，其特征在于，包括：
第一连接端和第二连接端；所述第一连接端和所述第二连接端分别用于连接待测结构的第一端和第二端；
其中，所述第二连接端接地；
所述第一连接端通过测试开关连接第一电压源，所述第一电压源用于提供测试电压；所述测试开关在对所述待测结构进行测试时导通，在所述待测结构被击穿短路时限制电流；
所述测试开关为PMOS管；
所述PMOS管的源极连接所述第一电压源；
所述PMOS管的漏极连接所述第一连接端；
所述PMOS管的栅极连接第二电压源；所述第二电压源用于提供控制电压；所述控制电压为0V。
2.根据权利要求1所述的设备，其特征在于，所述第一连接端和所述第二连接端均为多个，多个所述第一连接端通过多个测试开关连接所述第一电压源；
多个所述第一连接端和多个所述第二连接端一一对应，每个所述第一连接端与对应的第二连接端构成一组测试端，每组测试端用于连接一个待测结构。
3.根据权利要求1所述的设备，其特征在于，所述PMOS管的源极连接第一端口，所述第一端口连接所述第一电压源；
所述PMOS管的栅极连接第二端口，所述第二端口连接所述第二电压源；
所述第二连接端连接第三端口，所述第三端口接地。
4.根据权利要求3所述的设备，其特征在于，所述测试电压小于所述PMOS管的源漏击穿电压。
5.一种经时击穿测试方法，其特征在于，包括：
提供经时击穿测试设备，所述设备包括第一连接端和第二连接端；所述第一连接端和所述第二连接端分别用于连接待测结构的第一端和第二端；
其中，所述第二连接端接地；
所述第一连接端通过测试开关连接第一电压源，所述第一电压源用于提供测试电压；
当检测到所述待测结构的第一端的电压等于0V时，确认所述待测结构经时击穿；
所述测试开关为PMOS管；
所述PMOS管的源极连接所述第一电压源；
所述PMOS管的漏极连接所述第一连接端；
所述PMOS管的栅极连接第二电压源；所述第二电压源用于提供控制电压；所述控制电压为0V。
6.根据权利要求5所述的方法，其特征在于，所述待测结构包括：
金属间电介质或栅氧化物层集成。
7.根据权利要求6所述的方法，其特征在于，在所述多个第一连接端和所述多个第二连接端分别连接同一待测结构的多个部分后，在所述测试电压下对所述多个部分分别进行经时击穿测试。
8.根据权利要求6所述的方法，其特征在于，在所述多个第一连接端和所述多个第二连接端分别连接不同待测结构后，在所述测试电压下对所述不同待测结构分别进行经时击穿测试。
9.根据权利要求5-8任意一项所述的方法，其特征在于，所述测试电压小于所述PMOS管的源漏击穿电压。
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