CN103033728A - 经时击穿矩阵测试电路及测试方法 - Google Patents
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Abstract
本发明提供了一种经时击穿矩阵测试电路及测试方法，用于测量横纵矩阵式设置的待测MOS晶体管，通过在测试电路中设置纵列选择开关组及横列选择开关组可对进行测试的MOS晶体管数量进行选择，且通过闭合和打开对应的纵列选择开关及横列选择开关可对具体一个待测MOS晶体管进行栅电流的测量，节约了大量的测试时间，且测试电路简单易行，节省了测试成本。
Description
技术领域
本发明涉及半导体测试领域，尤其涉及栅氧化层经时击穿特性测试电路及测试方法。
背景技术
集成电路以高速化和高性能化为目标，实现进一步的微细结构。随着微细结构在工业上的实现，降低成本和提高集成度成为可能。但另一方面，随着MOS(Metal-Oxide-Semiconductor，金属-氧化物-半导体)集成电路深亚微米工艺的实现，栅氧化层向薄膜方向发展，而电源电压却不宜降低，在较高的电场强度下，使栅氧化层的质量对器件和电路的可靠性的作用越来越重要。栅氧化层抗电性能不好将引起MOS器件电参数的不稳定，如：阀电压漂移、跨导下降、漏电流增加等等，进一步可引起栅氧化层的击穿。栅氧化层击穿作为MOS电路的主要失效模式已成为目前半导体制造领域亟待解决的问题。
经时击穿(TDDB，time dependent dielectric breakdown)是衡量栅氧化层质量的判断依据之一，其是指施加在电场低于本征击穿时候的场强，并未引起本征击穿，但是经历一段时间后仍发生了击穿，这是由于施加电应力的过程中，栅氧化层内产生并聚集了缺陷(陷阱)的缘故。目前，工程上采用一定的方法对氧化层的TDDB特性加以检测，如利用恒定电压法测量TDDB的击穿时间TTF(time to failure)。
恒定电压法是在一定温度下，采用电压作为应力对栅氧化层测试结构进行可靠性评价，在栅极上加恒定的电压，使器件处于积累状态。经过一段时间后，栅氧化层就会击穿，这期间经历的时间就是在该条件下的器件寿命(lifetime)，也即击穿时间TTF。在测得若干个高于MOS的使用电压的MOS寿命后，用一定的模型就可以推得在使用条件下的寿命。一般来说，由于TTF∝A-1/β，其中，A为栅氧化层的面积，β为面积换算因子，利用恒定电压法即是通过对TTF、电压及面积因素的测量确定未知的面积换算因子β。
利用恒定电压法测试TDDB击穿时间TTF时，一般从小面积栅氧化层区域到大面积栅氧化层区域选取具有代表性的特定面积(0.01μm2至107μm2)进行逐步测试。进行恒电压测试需要经过两个步骤，即施加电应力步骤和漏电流测试步骤，首先对待测试的MOS晶体管通过栅极施加一定时间的应力，然后对待测试的MOS晶体管施加测试电压，通过测试机逐个测试各个MOS晶体管是否存在高于标准值的栅电流，若MOS晶体管未被击穿，其栅电流的值非常小，一般只有几个到几十nA，若MOS晶体管被击穿，其漏电流会增大到mA数量级，通过统计，可得到在具体的应力施加时间内，对应的各个应力电压下，MOS晶体管被击穿的累积分布概率。
图1为125摄氏度下、栅氧化层面积为100μm2、1000μm2和10000μm2的栅氧化层面积MOS晶体管的WEIBULL统计分布图。每个特定面积选取了20个不同的阶段电压值进行了击穿时间TTF的测量，选取CDF(累计分布概率函数)＝63.2％为失效标准，即63.2％的MOS晶体管栅氧化层被击穿，并通过此失效标准得到面积换算因子β的值为2.54，如图2所示。
在上述测试过程中，恒定电压测试电路示意图如图3a～3c所示，图3a为栅氧化层面积为100μm2MOS晶体管的测试电路示意图，其中，其栅极接应力电压Vg1-stress，源极和漏极接地；图3b为栅氧化层面积为1000μm2的测试电路示意图，其是将10个100μm2MOS晶体管的栅极连接在一起接应力电压Vg10-stress，并将各个MOS晶体管的源极和漏极接地；同样的栅氧化层面积为10000μm2的测试电路示意图如图3c所示，其是将100个栅氧化层面积为100μm2的MOS晶体管栅极接应力电压Vg100-stress，并将各个MOS晶体管的源极和漏极接地。
由于为了精确统计得到β的取值，需要对多个MOS晶体管，在多个恒定电压应力下进行测试，且对于不同的面积需要不断的增减MOS晶体管的数目，完成一次测试所需要的时间是每次测试时间的累加，因此，完成整个测试过程需要花费相当大的测试时间，这是目前亟待解决的一个问题。
再者，以目前的测试电路，当需要知晓具体哪些被测MOS晶体管被击穿时，需要对MOS晶体管逐个测试，这也会耗费大量的时间。专利申请CN200910197809.7公开了一种经时击穿的并行测试电路，用于节省测试时间，其包括：电源模块、多个MOS晶体管器件和多个电熔丝；MOS的栅极端通过电熔丝连接到电源模块，源极、漏极接地，这样，利用电熔丝串联一组MOS，当栅极氧化层被击穿时，栅电流变大，其对应的电熔丝将熔断，通过测试仪器可观测到电流出现变化，记录此电流变化时的时间即可得对应MOS的TTF。但是，虽然利用电熔丝的特性但其只能使用一次，不能反复利用，增加了测试成本。
发明内容
本发明提供了一种经时击穿矩阵测试电路及测试方法，解决现有技术中测试时间长，且当需要知晓具体哪些MOS晶体管栅氧化层被击穿时，亦要耗费大量时间的问题。
本发明采用的技术手段如下：一种经时击穿矩阵测试电路，用于测量待测MOS晶体管，所述待测MOS晶体管成横纵矩阵式设置，所述测试电路包括应力电压源、测试电压源、纵列选择开关组及横列选择开关组；其中，
所述纵列选择开关组中的每个开关一端对应连接一纵列待测MOS晶体管栅极，另一端与所述应力电压源或测试电压源连接；
所述横列选择开关组中的每个开关一端对应连接一横列待测MOS晶体管的源极和漏极，另一端接地；
所述应力电压源用于在与所述纵列选择开关一端连接时，且所述纵列选择开关闭合时对该纵列选择开关对应的纵列待测MOS晶体管栅极施加应力电压；
所述测试电压源用于在与所述纵列选择开关一段连接时，且所述纵列选择开关闭合时对该纵列选择开关对应的纵列待测MOS晶体管栅极施加测量电压。
进一步，所述开关组为一组可控的、具有开关功能的电子元件和/或电路。
进一步，所述选择开关组为一组选择MOS晶体管，且所述测试电路还包括用于导通或截止所述选择MOS晶体管的选择电压源；其中，
每横列被测MOS晶体管的源极、漏极与该横列对应的横列选择MOS晶体管的源极电连接；
每纵列被测MOS晶体管栅极与该纵列对应的纵列选择MOS晶体管的源极电连接；
所述各横列选择MOS晶体管的栅极与所述选择电压源连接，所述各横列选择MOS晶体管的漏极接地；
所述各纵列选择MOS晶体管的栅极与所述选择电压源连接，所述各纵列选择MOS晶体管的漏极与所述应力电压源或所述测试电压源连接。
进一步，所述纵列选择MOS晶体管为NMOS晶体管或PMOS晶体管。
进一步，所述横纵矩阵式设置的待测MOS晶体管，每横列具有相同的栅氧化层面积，每纵列具有不同的栅氧化层面积，且所述待测MOS晶体管具有相同的面积换算因子。
本发明还提供了一种经时击穿测试方法，基于如上所述的测试电路，包括：
根据需要进行测试的待测MOS晶体管的数目，选择性的闭合对应数目的所述纵列选择开关组及横列选择开关组，并将该闭合的每个纵列选择开关连接到所述应力电压源的对待测MOS晶体管施加应力电压的步骤；以及，
在施加预定时间的应力电压后，打开所述纵列选择开关组及横列选择开关组，并断开应力电压源与所述纵列选择开关组的连接，将所述纵列选择开关组连接到所述测试电压源，且选择性的闭合一个纵列选择开关和一个横列选择开关，测量电流的栅电流测试步骤。
进一步，开关组为一组可控的、具有开关功能的电子元件和/或电路。
进一步，所述开关为MOS晶体管时，选择性的闭合或打开一个纵列选择开关和一个横列选择开关的步骤包括，选择电压源选择性的对该纵列选择MOS栅极和该横列选择MOS栅极施加导通电压或截止电压。
进一步，所述纵列选择MOS晶体管为NMOS晶体管或PMOS晶体管。
进一步，所述横纵矩阵式设置的待测MOS晶体管，每横列具有相同的栅氧化层面积，每纵列具有不同的栅氧化层面积，且所述待测MOS晶体管具有相同的面积换算因子。
本发明提出的测试电路和测试方法，可以通过选择合适的待测MOS晶体管横纵数量，通过闭合或打开开关电路选择合适数量的待测MOS晶体管进行测试；且通过闭合或打开开关电路可准确选择测试某一个待测MOS晶体管的漏电流，对该待测MOS晶体管的栅氧化层是否被击穿进行测试。
附图说明
图1为125摄氏度下、栅氧化层面积为100μm2、1000μm2和10000μm2的栅氧化层面积MOS晶体管的WEIBULL统计分布图；
图2为根据图1所示测试结果的β值示意图；
图3a为栅氧化层面积为100μm2MOS晶体管的测试电路示意图；
图3b为栅氧化层面积为1000μm2的测试电路示意图；
图3c为栅氧化层面积为10000μm2的测试电路示意图；
图4为本发明经时击穿矩阵测试电路的一种实施例示意图；
图5为本发明经时击穿矩阵测试电路的另一种实施例示意图；
图6a、6b为本发明经时击穿矩阵测试电路的再一实施例示意图；
图7为本发明经时击穿测试方法的流程示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
作为本发明经时击穿矩阵测试电路的一种实施例，在图4中，待测的MOS晶体管成横纵矩阵式设置，以A1～An共n条纵向排布的条状阴影区表示MOS晶体管的栅极，以B1～Bm共m条横向排布的条状区表示MOS晶体管的有源区，每个纵向条状阴影区与横向条状区交叉的部分即表示为一个MOS晶体管，这样就形成了共n×m个成矩阵排布的MOS晶体管，每纵列的MOS晶体管的栅极连接在一起，每横列的MOS晶体管的源极与漏极都连接在一起。
如图4所示，测试电路包括纵列选择开关组K11～K1N及横列选择开关组K21～K2M；测试电路还包括应力电压源和测试电压源(未示出)。
纵列选择开关组K11～K1N中的每个开关一端对应连接一纵列待测MOS晶体管栅极，另一端与应力电压源或测试电压源连接；
横列选择开关组K21～K2M中的每个开关一端对应连接一横列待测MOS晶体管的源极和漏极，另一端接地；
应力电压源用于在与纵列选择开关一端连接时，且纵列选择开关闭合时对该纵列选择开关对应的纵列待测MOS晶体管栅极施加应力电压；
测试电压源用于在与纵列选择开关一段连接时，且纵列选择开关闭合时对该纵列选择开关对应的纵列待测MOS晶体管栅极施加测量电压。
根据此电路结构的设置，在进行测试中施加应力电压的步骤时，可依据测试所需要的栅氧化层面积闭合一定数目的横列选择开关和纵列选择开关，以此选中一定个数的待测MOS晶体管进行测试。例如，待测MOS晶体管规格相同时，设其栅氧化面积为1个单位面积，当需要分别对1个单位面积、10个单位面积及100个单位面积进行测试时，选择的闭合相应数目的横列选择开关和纵列选择开关即可实现对待测MOS晶体管数目的选择。
以闭合开关K11以及开关K22为例，当K11连接应力电压源时，K22的闭合使得待测MOS晶体管T21处于经时击穿测试的应力电压阶段，即对待测MOS晶体管T21施加应力电压。当需要对100个单位面积(即100个栅氧化层面积为1单位面积)施加应力电压时，可选择性的闭合任意10个纵列开关和10个横列开关，对选中的100个待测MOS晶体管施加预定时间的应力电压。
当对待测MOS晶体管施加预定时间的应力电压后，根据此电路的设计也可实现对具体某个施加应力电压后的待测MOS晶体管逐一施加测试电压，进行栅电流的检测。以对100个单位面积(即100个栅氧化层面积为1单位面积)中的一个待测MOS晶体管进行测试为例，当对由闭合10个纵列开关和10个横列开关选中的100个待测MOS晶体管施加预定时间的应力电压后，断开10个纵列开关和10个横列开关，选择需要测量的该待测MOS晶体管栅极所在纵列开关，将该纵列开关闭合，且将该纵列开关非连接该待测MOS晶体管栅极的一段连接到测试电压源，并将该待测MOS晶体管有源区(源极和漏极)所在横列开关闭合接地，使该待测MOS晶体管产生栅电流，此时利用测试仪器对该电流进行检测，可根据该栅电流的大小判断该待测MOS晶体管的栅氧化层是否被击穿。
虽然当该待测MOS晶体管对应的纵列开关闭合并连接到测试电压源，该待测MOS晶体管所在纵列的待测MOS晶体管的栅极都施加了测试电压，但是只有该待测MOS晶体管的源极漏极接地，所以产生的电流只是该MOS晶体管的栅电流，其他与该待测MOS晶体管在相同纵列的待测MOS晶体管由于其所在横列选择开关并没有闭合，所以没有栅电流产生，对测试结果没有影响。
因此，本发明通过在测试电路中设置纵列选择开关组及横列选择开关组可对进行测试的MOS晶体管数量进行选择，且通过闭合和打开对应的纵列选择开关及横列选择开关可对具体一个待测MOS晶体管进行栅电流的测量，节约了大量的测试时间，且测试电路简单易行，节省了测试成本。
本实施例中所述的开关组可以为一组可控的、具有开关功能的电子元件和/或电路，本领域人员可根据具体情况进行设置，可选则的如三极管、可控硅晶闸管等电子元件，又或继电开关电路等电路，在此不再赘述。
作为本发明的另一实施例，将MOS晶体管作为开关，如图5所示，测试电路包括纵列选择MOS晶体管K11～K1N以及横列选择MOS晶体管K21～K2M。
其中，每横列被测MOS晶体管的源极、漏极与该横列对应的横列选择MOS晶体管的源极电连接；
每纵列被测MOS晶体管栅极与该纵列对应的纵列选择MOS晶体管的源极电连接；
测试电路还包括用于导通或截止选择MOS晶体管的选择电压源(未示出)；
各横列选择MOS晶体管的栅极通过引脚PadB1～PadBm与选择电压源连接，各横列选择MOS晶体管的漏极接地；
各纵列选择MOS晶体管的栅极通过引脚PadA1～PadAn与选择电压源连接，各纵列选择MOS晶体管的漏极与应力电压源或测试电压源连接。
仍以对100个单位面积(即100个栅氧化层面积为1单位面积)进行测试为例，利用选择电压通过引脚PadA向10个纵列选择MOS晶体管栅极提供导通电压，并将该10个纵列选择MOS晶体管的漏极接应力电压源，利用选择电压通过引脚PadB向10个横列选择MOS晶体管提供导通电压，并将该10个横列选择MOS晶体管的漏极接地，此时，10个纵列和10个横列选择MOS晶体管处于导通状态，对10×10矩阵内的100个待测MOS晶体管施加应力。
当施加预定时间应力后，将该10个纵列和10个横列选择MOS晶体管截止，根据需要测量的待测MOS晶体管的位置，选择性的导通该待测MOS晶体管对应的纵列选择MOS晶体管和横列选择MOS晶体管，并将该纵列选择MOS晶体管的漏极接测试电压，即可对该待测MOS晶体管的栅电流进行检测，并根据该栅电流的大小判断该待测MOS晶体管的栅氧化层是否被击穿。
本实施例是以利用MOS晶体管作为开关通过选择电压源控制MOS晶体管的导通与截止控制MOS晶体管的进行开关动作为例，描述如何完成如实施例一中所述的测试，用于解释本发明，并不限制本发明的范围。
另外，作为开关的选择MOS晶体管组中的MOS晶体管可以为PMOS晶体管和/或NMOS晶体管，本领域技术人员可知，对应的选择电压源提供的选择电压会出现变化，在此不再赘述。
再一实施例如图6a和图6b所示，在第二实施例的基础上，矩阵式设置的待测MOS晶体管，每横列具有相同的栅氧化层面积，每纵列具有不同的栅氧化层面积，且待测MOS晶体管具有相同的面积换算因子β。
由于每纵列待测MOS晶体管栅氧化面积不同，可以增加待测试MOS晶体管的选择性，针对不同栅氧化面积的待测MOS晶体管的测试也可在同一测试进程中完成。
本发明还提供了一种方法，如图7所示，方法包括：
根据需要进行测试的待测MOS晶体管的数目，选择性的闭合对应数目的纵列选择开关组及横列选择开关组，并将该闭合的每个纵列选择开关连接到应力电压源的对待测MOS晶体管施加应力电压的步骤；以及，
在施加预定时间的应力电压后，打开纵列选择开关组及横列选择开关组，并断开应力电压源与纵列选择开关组的连接，将该纵列选择开关组连接到测试电压源，根据待测MOS晶体管的位置，选择性的闭合一个纵列选择开关和一个横列选择开关，测量电流的栅电流测试步骤。
进一步，若以MOS晶体管作为开关，在进行选择性的闭合或打开纵列选择开关和横列选择开关时，通过选择电压源选择性的对该纵列选择MOS栅极和该横列选择MOS栅极施加导通电压或截止电压。
综上所述，本发明通过在测试电路中设置纵列选择开关组及横列选择开关组可对进行测试的MOS晶体管数量进行选择，且通过闭合和打开对应的纵列选择开关及横列选择开关可对具体一个待测MOS晶体管进行栅电流的测量，节约了大量的测试时间，且测试电路简单易行，节省了测试成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种经时击穿矩阵测试电路，用于测量待测MOS晶体管，所述待测MOS晶体管成横纵矩阵式设置，其特征在于，所述测试电路包括应力电压源、测试电压源、纵列选择开关组及横列选择开关组；其中，
所述纵列选择开关组中的每个开关一端对应连接一纵列待测MOS晶体管栅极，另一端与所述应力电压源或测试电压源连接；
所述横列选择开关组中的每个开关一端对应连接一横列待测MOS晶体管的源极和漏极，另一端接地；
所述应力电压源用于在与所述纵列选择开关一端连接时，且所述纵列选择开关闭合时对该纵列选择开关对应的纵列待测MOS晶体管栅极施加应力电压；
所述测试电压源用于在与所述纵列选择开关一段连接时，且所述纵列选择开关闭合时对该纵列选择开关对应的纵列待测MOS晶体管栅极施加测量电压。
2.根据权利要求1所述的测试电路，其特征在于，所述开关组为一组可控的、具有开关功能的电子元件和/或电路。
3.根据权利要求2所述的测试电路，其特征在于，所述选择开关组为一组选择MOS晶体管，且所述测试电路还包括用于导通或截止所述选择MOS晶体管的选择电压源；其中，
每横列被测MOS晶体管的源极、漏极与该横列对应的横列选择MOS晶体管的源极电连接；
每纵列被测MOS晶体管栅极与该纵列对应的纵列选择MOS晶体管的源极电连接；
所述各横列选择MOS晶体管的栅极与所述选择电压源连接，所述各横列选择MOS晶体管的漏极接地；
所述各纵列选择MOS晶体管的栅极与所述选择电压源连接，所述各纵列选择MOS晶体管的漏极与所述应力电压源或所述测试电压源连接。
4.根据权利要求3所述的测试电路，其特征在于，所述纵列选择MOS晶体管为NMOS晶体管或PMOS晶体管。
5.根据权利要求1至4任一项所述的测试电路，其特征在于，所述横纵矩阵式设置的待测MOS晶体管，每横列具有相同的栅氧化层面积，每纵列具有不同的栅氧化层面积，且所述待测MOS晶体管具有相同的面积换算因子。
6.一种经时击穿测试方法，基于如权利要求1至5任意一项所述的测试电路，包括：
根据需要进行测试的待测MOS晶体管的数目，选择性的闭合对应数目的所述纵列选择开关组及横列选择开关组，并将该闭合的每个纵列选择开关连接到所述应力电压源的对待测MOS晶体管施加应力电压的步骤；以及，
在施加预定时间的应力电压后，打开所述纵列选择开关组及横列选择开关组，并断开应力电压源与所述纵列选择开关组的连接，将所述纵列选择开关组连接到所述测试电压源，且选择性的闭合一个纵列选择开关和一个横列选择开关，测量电流的栅电流测试步骤。
7.根据权利要求6所述的测试方法，其特征在于，开关组为一组可控的、具有开关功能的电子元件和/或电路。
8.根据权利要求7所述的测试方法，其特征在于，所述开关为MOS晶体管时，选择性的闭合或打开一个纵列选择开关和一个横列选择开关的步骤包括，选择电压源选择性的对该纵列选择MOS栅极和该横列选择MOS栅极施加导通电压或截止电压。
9.根据权里要求8所述的测试方法，其特征在于，所述纵列选择MOS晶体管为NMOS晶体管或PMOS晶体管。
10.根据权利要求6至9任一项所述的测试方法，其特征在于，所述横纵矩阵式设置的待测MOS晶体管，每横列具有相同的栅氧化层面积，每纵列具有不同的栅氧化层面积，且所述待测MOS晶体管具有相同的面积换算因子。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104142459A (zh) * | 2013-05-09 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体检测电路及检测方法 |
| CN105448889A (zh) * | 2014-09-02 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及测试方法 |
| TWI678703B (zh) * | 2017-08-24 | 2019-12-01 | 美商格芯（美國）集成電路科技有限公司 | Ｔｄｄｂ滲透電流誘導電熔絲結構及其編程方法 |
| CN111220887A (zh) * | 2018-11-23 | 2020-06-02 | 三星电子株式会社 | 半导体装置及其操作方法 |
| CN111458605A (zh) * | 2019-12-27 | 2020-07-28 | 广东电网有限责任公司电力科学研究院 | 一种冲击电压下介质击穿特性分析方法和相关装置 |
| CN113092977A (zh) * | 2021-03-30 | 2021-07-09 | 长江存储科技有限责任公司 | 一种经时击穿测试结构、方法及经时击穿测试试样 |
| CN113253088A (zh) * | 2021-06-25 | 2021-08-13 | 上海瞻芯电子科技有限公司 | 晶体管栅氧测试装置及系统 |
| CN113295981A (zh) * | 2021-05-24 | 2021-08-24 | 长江存储科技有限责任公司 | 一种经时击穿测试设备和方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178553A (ja) * | 1982-04-13 | 1983-10-19 | Seiko Epson Corp | マトリツクスアレ− |
| JPS62252964A (ja) * | 1986-04-25 | 1987-11-04 | Seiko Epson Corp | ドライバ−内蔵アクティブマトリックス基板 |
| US20080038851A1 (en) * | 2006-08-11 | 2008-02-14 | Nec Electronics Corporation | Pattern for evaluating electric characteristics, method for evaluating electric characteristics, method for manufacturing semiconductor device and method for providing reliability assurance |
| CN101147264A (zh) * | 2005-07-04 | 2008-03-19 | 国立大学法人东北大学 | 测试电路、晶圆、测量装置、元件制造方法以及显示装置 |
| CN101692449A (zh) * | 2009-10-13 | 2010-04-07 | 上海宏力半导体制造有限公司 | 并行测量热载流子注入效应的方法 |
| CN101702005A (zh) * | 2009-10-28 | 2010-05-05 | 上海宏力半导体制造有限公司 | 与时间相关电介质击穿的并行测试电路 |
-
2011
- 2011-10-08 CN CN201110300448.1A patent/CN103033728B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178553A (ja) * | 1982-04-13 | 1983-10-19 | Seiko Epson Corp | マトリツクスアレ− |
| JPS62252964A (ja) * | 1986-04-25 | 1987-11-04 | Seiko Epson Corp | ドライバ−内蔵アクティブマトリックス基板 |
| CN101147264A (zh) * | 2005-07-04 | 2008-03-19 | 国立大学法人东北大学 | 测试电路、晶圆、测量装置、元件制造方法以及显示装置 |
| US20080038851A1 (en) * | 2006-08-11 | 2008-02-14 | Nec Electronics Corporation | Pattern for evaluating electric characteristics, method for evaluating electric characteristics, method for manufacturing semiconductor device and method for providing reliability assurance |
| CN101692449A (zh) * | 2009-10-13 | 2010-04-07 | 上海宏力半导体制造有限公司 | 并行测量热载流子注入效应的方法 |
| CN101702005A (zh) * | 2009-10-28 | 2010-05-05 | 上海宏力半导体制造有限公司 | 与时间相关电介质击穿的并行测试电路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104142459A (zh) * | 2013-05-09 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体检测电路及检测方法 |
| CN105448889A (zh) * | 2014-09-02 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及测试方法 |
| TWI678703B (zh) * | 2017-08-24 | 2019-12-01 | 美商格芯（美國）集成電路科技有限公司 | Ｔｄｄｂ滲透電流誘導電熔絲結構及其編程方法 |
| CN111220887A (zh) * | 2018-11-23 | 2020-06-02 | 三星电子株式会社 | 半导体装置及其操作方法 |
| CN111458605A (zh) * | 2019-12-27 | 2020-07-28 | 广东电网有限责任公司电力科学研究院 | 一种冲击电压下介质击穿特性分析方法和相关装置 |
| CN113092977A (zh) * | 2021-03-30 | 2021-07-09 | 长江存储科技有限责任公司 | 一种经时击穿测试结构、方法及经时击穿测试试样 |
| CN113295981A (zh) * | 2021-05-24 | 2021-08-24 | 长江存储科技有限责任公司 | 一种经时击穿测试设备和方法 |
| CN113295981B (zh) * | 2021-05-24 | 2023-10-10 | 长江存储科技有限责任公司 | 一种经时击穿测试设备和方法 |
| CN113253088A (zh) * | 2021-06-25 | 2021-08-13 | 上海瞻芯电子科技有限公司 | 晶体管栅氧测试装置及系统 |
| CN113253088B (zh) * | 2021-06-25 | 2021-09-28 | 上海瞻芯电子科技有限公司 | 晶体管栅氧测试装置及系统 |
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