KR100640637B1 - 회로에 설계된 모스 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법 - Google Patents

회로에 설계된 모스 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법 Download PDF

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Abstract

본 발명은 회로에 설계된 모스 트랜지스터의 TDDB 불량 검출 방법에 관한 것이다. 본 발명은 (a) 샘플용 반도체 장치에 형성된 모스 트랜지스터의 TDDB 특성을 측정하는 단계, (b) 상기 측정된 값을 이용하여 상기 모스 트랜지스터의 라이프타임을 계산하는 단계, (c) 상기 라이프타임을 시뮬레이션 프로그램에 입력하여 회로에 구성된 특정 모스 트랜지스터에 대한 전압 정보를 추출하는 단계, (d) 상기 전압 정보를 이용하여 상기 특정 모스 트랜지스터의 TDDB 특성을 계산하는 단계, 및 (e) 상기 TDDB 값을 소정값과 비교하여 상기 특정 모스 트랜지스터의 TDDB 에 대한 양/불량을 판단하는 단계를 포함함으로써, 반도체 장치들의 신뢰성이 향상된다.

Description

회로에 설계된 모스 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법{Method for detecting time dependent dielectric breakdown failure of MOS transistor designed in circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명을 적용하기 위한 모스 트랜지스터들이 설계된 회로의 일 예를 보여준다.
도 2는 본 발명을 구현하기 위해 샘플용으로 제조된 반도체 장치의 PMOS 트랜지스터의 일 예를 보여준다.
도 3은 도 2에 도시된 PMOS 트랜지스터의 TDDB 특성을 측정하는 단위 회로도이다.
도 4는 도 3에 도시된 PMOS 트랜지스터의 TDDB 특성을 여러번 측정한 결과를 도시한 그래프이다.
도 5는 본 발명에 따른 회로에 설계된 모스 트랜지스터의 TDDB 불량 검출 방법을 도시한 흐름도이다.
삭제
본 발명은 반도체 장치에 관한 것으로서, 특히 모스 트랜지스터의 시간 의존형 유전체 브렉다운(Time Dependent Dielectric Breakdown; 이하, TDDB로 약칭함) 불량을 반도체 장치에 구현하기 전에 회로 상태에서 검출하는 방법에 관한 것이다.
반도체 장치에 구현되는 반도체 소자들의 크기가 점차 작아지면서, 이들의 신뢰성이 점점더 나빠지고 있다. 이로 인해, 반도체 장치의 신뢰성 문제가 심각해지고 있다. 반도체 소자들 중에서도 특히, 모스 트랜지스터의 게이트 산화막의 두께가 점차 얇아지고 있으나, 인가되는 전압은 일정 레벨이상 줄어들지 않기 때문에, TDDB 등의 신뢰성 문제가 발생하고 있다. 특히, DRAM 반도체 장치의 개발시 번인 스트레스 테스트(burn-in stress test)는 필수 과정으로, 일반 동작 전압보다 높은 전압이 인가되어 TDDB 등의 신뢰성 문제가 더욱 심각하게 발생되어 반도체 장치의 개발이 지연되는 상황이 빈번하게 발생하고 있다.
이를 방지하기 위해, TDDB 특성을 소자 레벨에서 분석하여 제품의 신뢰도를 만족시킬 수 있는 최대 전압 레벨을 추출하여 회로 설계에 반영토록 하고 있다. 그러나, 회로 내 각 소자에 인가되는 전압은 회로 동작상태에 따라 모두 다르고, 소자간 커플링(coupling)에 의하여 외부에서 인가되는 전압 이상의 전압이 걸리는 소자가 발생하는 등 여러 가지 문제가 발생되고 있다. 또한, 각 소자에 걸리는 최대 전압만을 검출하여 반영할 경우, 실제 최대 전압이 걸리는 시간이 짧은 소자의 경우도 TDDB 불량으로 인식될 수 있는 문제가 있다.
본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로서, 모스 트랜지스터를 반도체 장치에 구현하기 전에 회로 상태에서 모스 트랜지스터의 TDDB 불량을 미리 검출하는 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 이루기 위해 본 발명은,
(a) 샘플용 반도체 장치에 형성된 모스 트랜지스터의 TDDB 특성을 측정하는 단계; (b) 상기 측정된 값을 이용하여 상기 모스 트랜지스터의 라이프타임을 계산하는 단계; (c) 상기 라이프타임을 시뮬레이션 프로그램에 입력하여 회로에 구성된 특정 모스 트랜지스터에 대한 전압 정보를 추출하는 단계; (d) 상기 전압 정보를 이용하여 상기 특정 모스 트랜지스터의 TDDB 특성을 계산하는 단계; 및 (e) 상기 TDDB 값을 소정값과 비교하여 상기 특정 모스 트랜지스터의 TDDB 에 대한 양/불량을 판단하는 단계를 포함하는 것을 특징으로 하는 회로에 설계된 모스 트랜지스터의 TDDB 불량 검출 방법을 제공한다.
바람직하기는, 상기 모스 트랜지스터의 라이프타임은 {A×e(-B×Vox)}의 수학식을 이용하여 계산한다.
바람직하기는 또한, 상기 (c) 단계에 있어서, 상기 전압 정보는 상기 모스 트랜지스터의 게이트 전압과 상기 반도체 장치의 서브스트레이트 전압의 차이전압이다.
바람직하기는 또한, 상기 특정 모스 트랜지스터의 TDDB 특성은 (∑
Figure 112005007450397-pat00001
) 를 이용하여 계산한다.
바람직하기는 또한, 상기 에이지 값이 상기 소정 값보다 크면 상기 특정 모스 트랜지스터의 TDDB 특성은 불량이고, 상기 에이지 값이 상기 소정 값보다 작으면 상기 특정 모스 트랜지스터의 TDDB 특성은 양호한 것으로 판단한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명을 적용하기 위한 모스 트랜지스터들이 설계된 회로의 일 예를 보여준다. 도 1을 참조하면, 회로(101)는 스위칭 트랜지스터들(111,112), 셀 트랜지스터들(121∼124), 워드라인(WL) 및 비트라인들(BL1,BL2)을 구비한다.
스위칭 트랜지스터들(111,112)은 PMOS 트랜지스터들로 구성되며, 셀 트랜지스터들(121∼124)은 PMOS 트랜지스터들(121,122)과 NMOS 트랜지스터들(123,124)로 구성된다.
이와 같이, 회로(101)에는 다수개의 MOS 트랜지스터들(111,112,121∼124)이 구비되며, MOS 트랜지스터들(111,112,121∼124)마다 TDDB 특성들이 다르다. 도 1에는 소수의 MOS 트랜지스터들이 도시되어 있지만, 회로가 복잡할수록 매우 많은 수의 MOS 트랜지스터들이 구비된다.
도 2는 본 발명을 구현하기 위해 샘플용으로 제조된 반도체 장치의 PMOS 트랜지스터의 일 예를 보여준다. 도 2를 참조하면, 반도체 장치(201)는 반도체 기판(substrate)(211) 상에 N웰(well)(221)이 형성되며, N웰(221)에 P형 이온들이 주입 된 드레인 영역(231)과 소오스 영역(232)이 형성되며, 그 위에 외부와 절연시키기 위한 산화막(241)이 형성되며, 산화막(241) 위에 게이트 전극(251)이 형성되어 하나의 PMOS 트랜지스터가 형성된 구조를 갖는다. 즉, 드레인 영역(231), 소오스 영역(232) 및 게이트 전극(251)이 합쳐서 하나의 PMOS 트랜지스터를 구성한다
반도체 장치(201)는 PMOS 트랜지스터(231,232,251)를 포함하여 NMOS 트랜지스터를 구비할 수 있다.
PMOS 트랜지스터(231,232,251)는 도 2에 도시된 구조 외에도 형태로 형성될 수 있다.
도 3은 도 2에 도시된 PMOS 트랜지스터(231,232,251)의 TDDB 특성을 측정하는 단위 회로도이다. 도 3을 참조하면, PMOS 트랜지스터(231,232,251)의 게이트 전극(251)에 전류계(311)가 연결되고, 전류계(311)에 전압을 공급하기 위한 전원(321)이 연결된다.
이와 같이, 전원(321)으로부터 전류계(311)를 통해서 PMOS 트랜지스터(231,232,251)의 게이트 전극(251)에 스트레스 전압을 인가한 후에 시간에 따라 PMOS 트랜지스터(231,232,251)에 흐르는 전류의 변화를 전류계(311)를 통하여 측정함으로써, PMOS 트랜지스터(231,232,251)의 TDDB 특성을 측정할 수 있다.
도 4는 도 3에 도시된 PMOS 트랜지스터(231,232,251)의 TDDB 특성을 여러번 측정한 결과를 도시한 그래프이다. 도 4에 도시된 바와 같이, PMOS 트랜지스터(도 3의 231,232,251)에 플러스 전압을 인가하면 처음에는 전류가 흐르지 않고 있다가 플러스 7볼트 이상의 높은 전압이 인가될 때 PMOS 트랜지스터(도 3의 231,232,251) 의 게이트 전극(도 3의 251)의 절연이 파괴되어 급격한 전류가 흐르게 된다. 이것이 PMOS 트랜지스터(도 3의 231,232,251)의 항복전압(breakdown voltage)이다. 직선(411)은 PMOS 트랜지스터(도 3의 231,232,251)의 TDDB 불량이 발생하는 시간(tBD)과 PMOS 트랜지스터(도 3의 231,232,251)의 게이트전극(도 3의 251)의 산화막에 걸리는 전압(Vox)과의 관계를 나타낸다.
이와 같이, 전압(Vox)이 높을수록 PMOS 트랜지스터의 TDDB 불량이 발생하는 시간(tBD)이 짧아진다.
반도체 장치(도 2의 201)에 NMOS 트랜지스터가 형성되어 있을 경우, 상기 NMOS 트랜지스터의 게이트전극에는 마이너스 전압을 인가한다. 이 때에는, 상기 NMOS 트랜지스터의 게이트전극의 산화막에 인가되는 전압(Vox)이 낮을수록 NMOS 트랜지스터의 TDDB 불량이 발생하는 시간(tBD)은 짧아진다.
도 5는 본 발명에 따른 회로(도 1의 101)에 설계된 모스 트랜지스터들(111,112,121∼124) 중 하나의 TDDB 불량 검출 방법을 도시한 흐름도이다. 도 1 내지 도 4를 참조하여 특정 모스 트랜지스터의 TDDB 불량 검출 방법을 설명하기로 한다.
제1 단계(511)로써, 샘플용 반도체 장치(도 2의 201)에 형성된 PMOS 트랜지스터(도 2의 231,232,251)의 TDDB 특성을 여러 차례에 걸쳐 측정한다.
제2 단계(521)로써, 상기 측정된 값을 이용하여 PMOS 트랜지스터(도 2의 231,232,251)의 라이프 타임(lifetime)을 계산한다. 즉, 아래 수학식1에서 변수들(A,B)을 추출한다. PMOS 트랜지스터(도 2의 231,232,251)의 라이프 타임은 아래 수학식 1과 같다.
라이프타임 = tBD = f(Vox) = A×e(-B×Vox)}
여기서, tBD(time to BreakDown)는 PMOS 트랜지스터(도 2의 231,232,251)에 전류가 급격하게 흐르기 시작하는 시간을 나타내며, f(Vox)는 Vox 전압 함수를 나타내며, Vox는 PMOS 트랜지스터(도 2의 231,232,251)의 게이트 전압과 기판(substrate) 전압의 차이 전압을 나타내며, A는 절대값을 나타내며, B는 직선(도 4의 411)의 기울기를 나타낸다. 수학식 1은 PMOS 트랜지스터(도 2의 231,232,251)의 게이트 전극(도 2의 251)의 산화막(oxide)의 두께 및 특성 등에 따라 다양한 수식으로의 변형이 가능하다.
제3 단계(531)로써, 상기 라이프 타임을 시뮬레이션 프로그램, 예컨대, HSPICE 또는 HSIM에 입력하여 모스 트랜지스터들(도 1의 111,112,121∼124) 중 하나에 대한 전압 정보를 추출한다. 상기 전압 정보는 상기 특정 모스 트랜지스터의 게이트 전압과 서브스트레이트(substrate) 전압의 차이전압이다.
제4 단계(541)로써, 상기 전압 정보를 이용하여 상기 특정 모스 트랜지스터의 TDDB 특성을 계산한다. 상기 특정 모스 트랜지스터의 TDDB 특성 즉, 에이지(Age)는 아래 수학식 2와 같다.
Figure 112005007450397-pat00002
Age = g(Q) = ∑
여기서, Q는 산화막(oxide layer)에서 불량이 발생하는 최소 트랩(trap)의 양을 나타낸다.
제5 단계로써, 상기 TDDB 값을 기준값(Q)과 비교하여(551), 상기 특정 모스 트랜지스터의 TDDB 에 대한 양/불량을 판단한다(561,565). 에이지 값이 Q보다 크면 TDDB 불량이고, 에이지 값이 Q보다 작으면 TDDB가 양호한 것을 나타낸다.
이와 같이, 에이지 값을 계산하여 회로(도 1의 101)에서 에이지 값이 Q 보다 큰 값을 갖는 모스 트랜지스터를 추출함으로써 TDDB 불량이 발생할 수 있는 모스 트랜지스터를 회로 설계 단계에서 미리 검출할 수가 있다. 즉, Q 이상의 트랩이 발생되면 TDDB 불량으로 판단한다. 상기 특정 모스 트랜지스터의 게이트 산화막을 통해 흐르는 전류가 시간에 따라 일정하다고 가정한다면, 단위시간당 Q/lifetime 의 트랩이 발생된다고 할 수 있다. 따라서, 수학식 2에서와 같이, 각 시간단위 (Delta_t)에서의 게이트 전압에 따른 (Q/lifetime)을 적분하는 수식을 구성하면, 에이지 값은 일정시간 (T)에서 발생한 총 트랩의 양을 대변할 수 있다. 따라서, 이 트랩의 양인 에이지 값이 Q보다 크면 불량이 발생한다고 할 수 있다. 특히, 본 발명에서는 Q가 포함된 수학식을 제안하고 있으며, 이는 Q의 절대적인 양의 측정이 필요없이 임의의 값의 Q를 사용해도 TDDB 불량을 검출할 수 있는 특징이 있다.
제3 내지 제5 단계들(511∼565)을 반복하여 회로(도 1의 101)에 포함된 모든 모스 트랜지스터들(111,112,121∼124)의 TDDB 불량을 미리 검출할 수가 있다.
도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 본 기 술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따르면, 반도체 장치들을 제조하기 전 회로 상태에서 모스 트랜지스터들의 TDDB 불량을 미리 검출함으로써, 반도체 장치들의 신뢰성이 향상된다.
또, 회로 상태에서 모스 트랜지스터들의 TDDB 불량을 미리 검출함으로써, 회로(도 1의 101)가 구비된 반도체 장치들의 TAT(turn around time)를 단축시킬 수 있다.
또한, 회로 상태에서 모스 트랜지스터들의 TDDB 불량을 미리 예측할 수 있으므로, 이를 통해 제품 개발시 리비젼(revision)이 제거되어 제품 개발 일정을 단축시킬 수가 있다.

Claims (5)

  1. (a) 샘플용 반도체 장치(201)에 형성된 모스(MOS; Metal Oxide Semiconductor) 트랜지스터(231,232,251)의 시간 의존형 유전체 브렉다운 특성을 측정하는 단계;
    (b) 상기 측정된 값을 이용하여 상기 모스(MOS) 트랜지스터의 라이프타임(life time)을 계산하는 단계;
    (c) 상기 라이프타임(life time)을 시뮬레이션 프로그램에 입력하여 회로에 구성된 특정 모스(MOS) 트랜지스터에 대한 전압 정보를 추출하는 단계;
    (d) 상기 전압 정보를 이용하여 상기 특정 모스(MOS) 트랜지스터의 에이지(age)값을 계산하는 단계; 및
    (e) 상기 에이지(age) 값을 기준값과 비교하여 상기 특정 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성에 대한 양/불량을 판단하는 단계를 포함하는 것을 특징으로 하는 회로에 설계된 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법.
  2. 제1항에 있어서, 상기 샘플용 모스(MOS) 트랜지스터의 라이프타임(life time)은 {A×e(-B×Vox)}(A는 절대값, e는 지수함수, B는 직선의 기울기, Vox는 산화막에 걸리는 전압)의 수학식을 이용하여 계산하는 것을 특징으로 하는 회로에 설계된 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법.
  3. 제1항의 (c) 단계에 있어서, 상기 전압 정보는 상기 특정 모스(MOS) 트랜지스터의 게이트 전압과 서브스트레이트(sustrate) 전압의 차이전압인 것을 특징으로 하는 회로에 설계된 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법.
  4. 제1항에 있어서, 상기 특정 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성은 (∑
    Figure 112006070033474-pat00003
    )(Q는 산화막에서 불량이 발생하는 최소 트랩의 양, f(Vox)는 Vox 전압 함수, t는 시간)를 이용하여 계산하는 것을 특징으로 하는 회로에 설계된 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법.
  5. 제1항에 있어서, 상기 에이지(age) 값이 상기 기준값보다 크면 상기 특정 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성은 불량이고, 상기 에이지(age) 값이 상기 기준값보다 작으면 상기 특정 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성은 양호한 것으로 판단하는 것을 특징으로 하는 회로에 설계된 모스(MOS) 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법.
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