JP2008205230A - トレンチ構造のｍｏｓ半導体装置、寿命評価装置及び寿命評価方法 - Google Patents

Abstract

【課題】トレンチ構造のＭＯＳ半導体装置の寿命を短時間に判定する方法を提供する。
【解決手段】Ｎ−Ｓｉ基板１２表面部のメイン素子１００の近傍に、センス素子２００を形成する。センス素子２００のゲート酸化膜１４は、トレンチの開口サイズを小さく、あるいはトレンチ密度を大きくすることでメイン素子１００のゲート酸化膜１４よりも薄く設定する。センス素子２００に加速試験を実行して寿命を検出し、検量線を用いてメイン素子１００の寿命を予測する。
【選択図】図５

Description

本発明はトレンチ構造のＭＯＳ半導体装置に関し、特にその寿命評価技術に関する。

パワーエレクトロニクスのアプリケーションでは、ＭＯＳＦＥＴ、ＩＧＢＴといったＭＯＳ型のパワーデバイスが使用されることが多い。このＭＯＳ型素子のスイッチングは、ゲート電圧の制御により行われている。パワーエレクトロニクスのアプリケーションは、電力や電鉄、自動車等を対象としており、高い信頼性が要求される。したがって、この中で使用されるデバイスの信頼性も重要となる。従来、ＭＯＳ型半導体装置では、量産化以前に、ゲート酸化膜の経時絶縁破壊（ＴＤＤＢ）寿命を計測している。この際、試験時間短縮を目的に、実使用条件よりも厳しい条件においてＴＤＤＢ寿命の温度依存性を計測する（加速試験）。その結果より、実使用条件でのＴＤＤＢ寿命を予測し、ユーザによる実使用時間より寿命が長くなるように製品設計を実施する。

特開２００２−１４１３８８号公報

しかしながら、量産化前の試験で得られるＴＤＤＢ寿命は、実際の生産上のばらつきまで含んでいないため、量産化前の検査で得られる寿命は製品として出荷される素子の寿命と必ずしも一致するわけではない。また、製品素子の抜き取り試験は、技術的には実施可能であるものの、ＴＤＤＢ寿命を求めるには上記のように加速試験であっても長い検査時間を要する。さらに、抜き取り検査を実施した素子は、検査によるダメージを受けているため製品として出荷することはできない。

なお、加速試験としては、実際に印加されるゲート電界よりも高い電界強度を印加することが考えられ、ゲート電界を増大させるにはゲート電圧を高くすることが一般的である。

本発明の目的は、トレンチ構造のＭＯＳ半導体装置において、製品の寿命を短時間に判定することにある。

本発明は、トレンチゲート構造のＭＯＳ半導体装置であって、互いに開口サイズが異なる複数のトレンチを近傍に有し、該開口サイズにより互いにゲート酸化膜の膜厚が異なる複数のゲートを有することを特徴とする。

また、本発明は、トレンチゲート構造のＭＯＳ半導体装置であって、互いに密度が異なる複数のトレンチを近傍に有し、該密度の相違により互いにゲート酸化膜の膜厚が異なる複数のゲートを有することを特徴とする。

また、本発明は、トレンチ構造のＭＯＳ半導体装置であって、メイン素子と、前記メイン素子の寿命を評価するためのセンス素子と、を有し、前記センス素子のトレンチは前記メイン素子のトレンチよりも開口サイズが小さく、かつ、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄いことを特徴とする。

また、本発明は、トレンチ構造のＭＯＳ半導体装置であって、メイン素子と、前記メイン素子の寿命を評価するためのセンス素子と、を有し、前記センス素子のトレンチは前記メイン素子のトレンチよりも密度が大きく、かつ、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄いことを特徴とする。

また、本発明は、トレンチ構造のＭＯＳ半導体装置の寿命評価装置であって、前記トレンチ構造のＭＯＳ半導体装置は、メイン素子と、前記メイン素子の寿命を評価するためのセンス素子とを有し、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄く、前記センス素子にゲート電圧を印加してゲート電流を検出する手段と、前記ゲート電流を判定しきい値と比較することで前記センス素子の寿命を検出する手段と、予め記憶された検量線及び前記センス素子の前記寿命に基づき、前記メイン素子の寿命を算出する手段とを有することを特徴とする。

また、本発明は、トレンチ構造のＭＯＳ半導体装置の寿命評価方法であって、前記トレンチ構造のＭＯＳ半導体装置は、メイン素子と、前記メイン素子の寿命を評価するためのセンス素子とを有し、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄く、前記センス素子にゲート電圧を印加してゲート電流を検出するステップと、前記ゲート電流を判定しきい値と比較することで前記センス素子の寿命を検出するステップと、予め記憶された検量線及び前記センス素子の前記寿命に基づき、前記メイン素子の寿命を算出するステップとを有することを特徴とする。

本発明によれば、トレンチ構造のＭＯＳ半導体装置において、ゲート酸化膜の膜厚を変化させることで製品の寿命を短時間に判定することができる。また、同一プロセスで製造可能であるので、コスト高を招くことはない。

以下、図面に基づき本発明の実施形態について説明する。

図１に、本実施形態におけるＮチャネルＭＯＳ半導体装置の断面図を示す。ドレイン１０、Ｎ−Ｓｉ層１２、Ｐボティ１８が形成され、トレンチ内にゲート酸化膜１４、ゲートメタル１６が形成され、ｎ^＋−Ｓｉ膜２０及びゲート電極、エミッタ電極が形成されて、ドレイン１０、ゲート２２及びエミッタ２４を有するＭＯＳ型半導体素子１が構成される。

本実施形態では、ドレイン１０、ゲート２２及びエミッタ２４を有するＭＯＳ型半導体素子１には、互いに近接して複数のトレンチが形成され、各トレンチにゲート酸化膜１４、ゲートメタル１６、ゲート電極が形成される。また、近接して形成される各トレンチの開口サイズは同一ではなく互いに異なるように形成される。図において、トレンチの開口サイズとしてＷ１、Ｗ２、Ｗ３が形成され、これらはＷ１＞Ｗ２＞Ｗ３を満たす。各トレンチの内部にはゲート酸化膜が形成されるが、トレンチへの反応種の供給がその開口の大きさにより制約されるマイクロローディング効果により、各トレンチの内部に形成されるゲート酸化膜の厚さはそれぞれｔ１、ｔ２、ｔ３となる。ここに、ｔ１は開口サイズＷ１のトレンチに形成されるゲート酸化膜の厚さ、ｔ２は開口サイズＷ２のトレンチに形成されるゲート酸化膜の厚さ、ｔ３は開口サイズＷ３のトレンチの形成されるゲート酸化膜の厚さであり、Ｗ１＞Ｗ２＞Ｗ３であることに起因して、ｔ１＞ｔ２＞ｔ３となる。各トレンチ及び酸化膜形成プロセスは同一プロセスで形成される。

図ではトレンチの開口サイズとしてＷ１、Ｗ２、Ｗ３を示しているが、Ｗ１、Ｗ２の２つのサイズだけでもよく、あるいはＷ１、Ｗ２、Ｗ３、Ｗ４の４つのサイズあるいはそれ以上形成してもよい。

このように、トレンチ構造のＭＯＳ半導体装置では、各トレンチの開口サイズを変化させることで、ゲート酸化膜を容易に変化させることができる。ゲート酸化膜を変化させることで、同一ゲート電圧を印加した場合にそれぞれ異なるゲート電界を実現でき、加速試験を行うことができる。製品のトレンチ開口サイズをＷ１、ゲート酸化膜の膜厚をｔ１とすると、加速試験用にトレンチ開口サイズＷ２、Ｗ３、ゲート酸化膜の膜厚ｔ２、ｔ３を形成するということができる。以下、トレンチの開口サイズＷｉに対応するゲート酸化膜の膜厚をｔｉと称する。

図２に、トレンチ構造のＭＯＳ半導体装置の検査装置を示す。ＭＯＳ半導体装置１を設置して電気的接触を実現するプローバ３０、ゲート電圧を出力する電源端子とともに電流計３２により計測された電流値が入力される計測端子を有する特性計測装置３４、及び特性計測装置３４からのデータを入力して実使用における寿命を算出して良否を判定する制御装置３６から構成される。制御装置３６はコンピュータで構成できる。制御装置３６は、各トレンチの開口サイズＷｉに対するゲート酸化膜の膜厚ｔｉの寿命を記憶する記憶部、記憶部に記憶された寿命データから検量線を演算するとともに検量線を用いて実使用条件での寿命を算出する演算部、及び演算結果を表示する表示部を有する。

以下、本実施形態における寿命評価方法をより詳細に説明する。

図３に、ゲート酸化膜電界とＴＤＤＢ寿命との関係を示す。図１に示すＭＯＳ半導体装置１のそれぞれのゲート２２に同一ゲート電圧を印加すると、ゲート酸化膜電界の大きさはそれぞれのゲート酸化膜の膜厚に対応した大きさとなる。この素子群を用いてそれぞれＴＤＤＢ寿命を求め、これらの寿命をＥモデルで整理する。Ｅモデルは、時間に依存した酸化膜破壊を熱化学的に定式化したものであり、次式で表現される。
ｔＢＤ＝Ａｅｘｐ[−γＥｏｘ] ・・・（１）
ここで、ｔＢＤはＴＤＤＢ寿命、Ａ，γは定数、Ｅｏｘはゲート酸化膜電界である。図３は、この（１）式を示したものであり、横軸はＥｏｘ、縦軸はＬｏｇ（ｔＢＤ）を示す。図１及び図２に示す装置で同一ゲート電圧を印加した場合のゲート酸化膜電界と寿命とを求めてプロットし、検量線を算出する。そして、この検量線を用いて、実使用電界における寿命を算出することができる。本方法では、複数のゲート酸化膜電界でのＴＤＤＢ寿命試験が単一の電源で同時に実施可能であり、短時間での寿命予測が可能である。

なお、Ｅモデルではなく、他のモデル、例えば１／Ｅモデルを用いて検量線を算出してもよい。１／Ｅモデルは、正孔誘起破壊モデルであり、次式で表現される。
ｔＢＤ＝Ｂｅｘｐ[Ｇ／Ｅｏｘ]／Ｅｏｘ^２ ・・・（２）
ここで、Ｂ、Ｇは定数である。

図４に寿命評価の処理フローチャートを示す。まず、ゲート酸化膜の膜厚がＮ水準、すなわちゲート酸化膜の膜厚が互いに異なるＮ個の素子群を準備する（Ｓ１０１）。上記のように、ゲート酸化膜の膜厚は各トレンチの開口サイズを変化させることで容易に実現し得る。各トレンチの開口サイズを変化させるのではなく、各トレンチの密度を変化させても同様にゲート酸化膜の膜厚を変化させ得る。すなわち、トレンチの密度が大きいほど反応種の供給が制限され、ゲート酸化膜の膜厚は薄くなる。トレンチの密度を順次高くすることで、ゲート酸化膜の膜厚を順次薄くすることができる。次に、各素子群を特定するための番号ｉを１に初期化し（Ｓ１０２）、水準ｉの素子、ゲート酸化膜の膜厚が厚さｔｉである素子に設定時間だけゲート電圧を印加する（Ｓ１０３）。ゲート電圧を印加している間、ゲート電流を計測する（Ｓ１０４）。そして、ゲート電流計測値が所定の判定しきい値を超えているか否かを判定する（Ｓ１０５）。ゲート電流が所定の判定しきい値を超えていない場合にはゲート酸化膜は有効に機能し素子は正常に機能していると判定する（Ｓ１０５にてＮＯと判定）。一方、ゲート電流が所定の判定しきい値を超えている場合には、ゲート酸化膜が絶縁破壊され素子の寿命に達したものと判定し（Ｓ１０５にてＹＥＳ）、ゲートへのストレス印加（つまりゲート電圧印加）時間を水準ｉのＴＤＤＢ寿命とする（Ｓ１０６）。以上の処理を全ての素子に対して繰り返し実行する（Ｓ１０７、Ｓ１０８）。なお、各素子に順次ゲート電圧を印加する必要はなく、全ての素子に同時にゲート電圧を印加し、全ての素子のゲート電流を同時に計測して所定の判定しきい値を超えるか否かを判定することができる。以上のようにして特性計測装置３４で各素子のＴＤＤＢ寿命を求めると、その結果は制御装置３６に供給される。制御装置３６は、各素子のゲート酸化膜電界とＴＤＤＢ寿命とを用いて検量線を演算し（Ｓ１０９）、さらに算出された検量線を用いて実使用電界における実ＴＤＤＢ寿命を算出する（Ｓ１１０）。

ここで、ゲート酸化膜の膜厚ｔｉは薄いほど同一ゲート電圧を印加した場合のゲート酸化膜電界強度は大きくなるためＴＤＤＢ寿命は短くなり、計測時間も短縮化できる。但し、あまりにゲート酸化膜の膜厚を薄くするとトンネル効果が顕在化して正確なＴＤＤＢ寿命の計測ができなくなる。一般的には、電界強度が約１０ＭＶ／ｃｍ以下では酸化膜の電気伝導は通常のＦＮ（Flower-Nordheim）トンネル注入電流であるが、これを超えると直接トンネル注入となり伝導機構が変化する。したがって、ゲート酸化膜電界が１０ＭＶ／ｃｍ以下となるようにゲート電圧とゲート酸化膜の膜厚を変化させる、つまりトレンチの開口サイズやトレンチの密度を変化させることが必要である。

以上のように、トレンチの開口サイズあるいはトレンチの密度を変化させることでゲート酸化膜の膜厚を変化させ、短時間の加速試験により実使用時でのＴＤＤＢ寿命を評価することができる。

図５に、実際の製品に適用してＴＤＤＢ寿命を評価する場合の構成を示す。製品として出荷されるメイン素子１００に近接してセンス素子２００が形成される。メイン素子１００は図１におけるＭＯＳ半導体装置の素子と同様に、ドレイン１０、ゲート２２、エミッタ２４を有し、トレンチの内部にゲート酸化膜及びゲートメタル１６を有する。センス素子のトレンチはメイン素子のトレンチよりも開口サイズが小さく、ゲート酸化膜の膜厚は薄い。図において、メイン素子のトレンチの開口サイズＷｍ、ゲート酸化膜の膜厚ｔｍ、センス素子のトレンチの開口サイズＷｓ、ゲート酸化膜の膜厚ｔｓの大小関係は、Ｗｍ＞Ｗｓ、ｔｍ＞ｔｓである。センス素子２００のトレンチの開口を小さくするのではなく、センス素子のトレンチの密度を大きくしてもよい。

センス素子２００は検査用の素子であり、メイン素子１００ほどの面積は必要ない。従って、図６に示すように、メイン素子１００のスクライブライン（素子の切りしろ）３００にセンス素子２００を配置することが可能である。センス素子をスクライブラインに配置することで、素子面積の拡大を防止できる。メイン素子１００とセンス素子２００は同一ウエハプロセスで作成されるので酸化膜の膜質や均一性は同等であり、製品（メイン素子１００）の酸化膜膜質を反映した検査が可能である。すなわち、製品にばらつきがあっても、センス素子２００にそのばらつきが反映されるので、製品の確実な検査が可能である。センス素子２００はメイン素子１００よりもゲート酸化膜の膜厚が薄いので、酸化膜上の弱点が強調され短時間での検査が可能である。

図７に、図５、図６の構成における寿命評価フローチャートを示す。まず、メイン素子１００とセンス素子２００を準備する（Ｓ２０１）。但し、センス素子２００のゲート酸化膜の膜厚ｔｓはセンス素子のゲート酸化膜の膜厚ｔｍより薄く形成する。次に、センス素子２００に設定時間だけゲート電圧を印加する（Ｓ２０２）。ゲート電圧を印加している間、ゲート電流を計測する（Ｓ２０３）。そして、ゲート電流の計測値が所定の判定しきい値を超えるか否かを判定する（Ｓ２０４）。ゲート電流が所定の判定しきい値を超えない場合にはセンス素子２００が正常に機能していると判定し（Ｓ２０４でＮＯ）、ゲート電流が判定しきい値を超えた場合にはゲート酸化膜が絶縁破壊して寿命に達したと判定し（Ｓ２０４でＹＥＳ）、ゲートへのストレス印加（ゲート電圧の印加）時間をセンス素子２００のＴＤＢＢ寿命とする（Ｓ２０５）。センス素子２００のＴＤＢＢ寿命は特性計測装置３４から制御装置３６に供給される。

次に、予め算出して制御装置３６の記憶部に記憶されている検量線を用いて、メイン素子の実使用時のＴＤＢＢ寿命を算出する（Ｓ２０６）。具体的には、予め算出して記憶されている検量線の傾きγを有し、Ｓ２０５で求められたセンス素子２００のゲート酸化膜電界及びＴＤＢＢ寿命を通る新たな検量線を算出してメイン素子１００及びセンス素子２００の検量線とし、この検量線を用いてメイン素子の実使用時のＴＤＢＢ寿命を算出する（Ｓ２０６）。

図８に、Ｓ２０６の処理を模式的に示す。符号４００は予め算出された検量線であり、（１）式のγを傾きとする直線である。具体的には図１に示すＭＯＳ半導体装置１を用い、図３に示すように各素子の寿命をプロットして算出したものである。このようにして求めた検量線は図１のＭＯＳ半導体装置１に適用できるが、異なるロットで作製されたメイン素子１００及びセンス素子２００にそのまま適用できるとは限らず、傾きγはほぼ一致すると考えられるものの、その切片Ａは変化し得ると考えられる。そこで、メイン素子１００及びセンス素子２００に適合する検量線を求める必要がある。符号５００はＳ２０５で求められたセンス素子２００のＴＤＤＢ寿命のプロット点である。傾きγを有する検量線４００のうちプロット点５００を通る検量線６００を算出してメイン素子１００及びセンス素子２００の検量線とする。そして、この検量線６００を用いてメイン素子１００の実使用時のＴＤＢＢ寿命を算出する。メイン素子１００にはゲート電圧を印加せず、センス素子２００のみにゲート電圧を印加することでメイン素子１００のＴＤＢＢ寿命が算出できる点に留意されたい。

メイン素子１００のＴＤＢＢ寿命を算出した後、制御装置３６はメイン素子１００のＴＤＢＢ寿命が必要な寿命を超えているか否かを判定し、超えていれば合格判定し（Ｓ２０８）、超えていなければ不合格判定して（Ｓ２０９）、それぞれの判定結果を表示部に表示する。

本実施形態では、メイン素子１００よりもゲート酸化膜の膜厚が薄いセンス素子２００を対象として加速試験を行ってメイン素子１００のＴＤＢＢ寿命を評価することができる。しかも、本実施形態ではメイン素子１００自体は加速試験を行っていないためそのまま製品として出荷することができる。さらに、メイン素子１００のロット毎にセンス素子２００の加速試験を行うことで、メイン素子１００のロット毎のばらつきに応じたＴＤＢＢ寿命を評価することができる。

本実施形態においても、センス素子２００のゲート酸化膜の膜厚は、ゲート電界が約１０ＭＶ／ｃｍ以下となる程度に設定することが好適である。

上記の実施形態では、トレンチ構造のＭＯＳ半導体装置としてＮチャネルＭＯＳを例示したが、ＰチャネルＭＯＳにも同様に適用することができる。

実施形態のＭＯＳ型半導体装置の断面図である。 実施形態の評価装置の構成図である。 Ｅモデルを用いた検量線を示す説明図である。 実施形態の処理フローチャートである。 実施形態のＭＯＳ型半導体装置の断面図である。 メイン素子とセンス素子の配置関係を示す平面図である。 実施形態の処理フローチャートである。 メイン素子の寿命算出説明図である。

符号の説明

１ トレンチ構造のＭＯＳ型半導体装置、１０ ドレイン、２２ ゲート、２４ エミッタ、３４ 特性計測装置、３６ 制御装置、１００ メイン素子、２００ センス素子、３００ スクライブライン。

Claims (9)

1. トレンチゲート構造のＭＯＳ半導体装置であって、
   互いに開口サイズが異なる複数のトレンチを近傍に有し、該開口サイズにより互いにゲート酸化膜の膜厚が異なる複数のゲートを有することを特徴とするトレンチ構造のＭＯＳ半導体装置。
2. トレンチゲート構造のＭＯＳ半導体装置であって、
   互いに密度が異なる複数のトレンチを近傍に有し、該密度の相違により互いにゲート酸化膜の膜厚が異なる複数のゲートを有することを特徴とするトレンチ構造のＭＯＳ半導体装置。
3. トレンチ構造のＭＯＳ半導体装置であって、
   メイン素子と、
   前記メイン素子の寿命を評価するためのセンス素子と、
   を有し、
   前記センス素子のトレンチは前記メイン素子のトレンチよりも開口サイズが小さく、かつ、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄いことを特徴とするトレンチ構造のＭＯＳ半導体装置。
4. トレンチ構造のＭＯＳ半導体装置であって、
   メイン素子と、
   前記メイン素子の寿命を評価するためのセンス素子と、
   を有し、
   前記センス素子のトレンチは前記メイン素子のトレンチよりも密度が大きく、かつ、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄いことを特徴とするトレンチ構造のＭＯＳ半導体装置。
5. 請求項３、４のいずれかに記載の装置において、
   前記センス素子は、複数の前記メイン素子を互いに切り離すためのスクライブライン上に形成されることを特徴とするトレンチ構造のＭＯＳ半導体装置。
6. トレンチ構造のＭＯＳ半導体装置の寿命評価装置であって、
   前記トレンチ構造のＭＯＳ半導体装置は、メイン素子と、前記メイン素子の寿命を評価するためのセンス素子とを有し、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄く、
   前記センス素子にゲート電圧を印加してゲート電流を検出する手段と、
   前記ゲート電流を判定しきい値と比較することで前記センス素子の寿命を検出する手段と、
   予め記憶された検量線及び前記センス素子の前記寿命に基づき、前記メイン素子の寿命を算出する手段と、
   を有することを特徴とするトレンチ構造のＭＯＳ半導体装置の寿命評価装置。
7. トレンチ構造のＭＯＳ半導体装置の寿命評価方法であって、
   前記トレンチ構造のＭＯＳ半導体装置は、メイン素子と、前記メイン素子の寿命を評価するためのセンス素子とを有し、前記センス素子のゲート酸化膜の膜厚は前記メイン素子のゲート酸化膜の膜厚より薄く、
   前記センス素子にゲート電圧を印加してゲート電流を検出するステップと、
   前記ゲート電流を判定しきい値と比較することで前記センス素子の寿命を検出するステップと、
   予め記憶された検量線及び前記センス素子の前記寿命に基づき、前記メイン素子の寿命を算出するステップと、
   を有することを特徴とするトレンチ構造のＭＯＳ半導体装置の寿命評価方法。
8. 請求項７記載の方法において、
   前記検量線は、互いに開口サイズが異なる複数のトレンチを近傍に有し、該開口サイズにより互いにゲート酸化膜の膜厚が異なるＭＯＳ型素子群にゲート電圧を印加し、それぞれの素子の寿命を検出することで算出されることを特徴とするトレンチ構造のＭＯＳ半導体装置の寿命評価方法。
9. 請求項７記載の方法において、
   前記検量線は、互いに密度が異なる複数のトレンチを近傍に有し、該密度の相違により互いにゲート酸化膜の膜厚が異なるＭＯＳ型素子群にゲート電圧を印加し、それぞれの素子の寿命を検出することで算出されることを特徴とするトレンチ構造のＭＯＳ半導体装置の寿命評価方法。

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