JP2004191272A - Mis型半導体層装置の評価方法 - Google Patents
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Abstract
【解決手段】MIS型半導体装置の閾値電圧の初期値を測定する。MIS型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流の初期値を測定する。MIS型半導体装置の基板とゲート電極との間に試験電圧を印加した状態で、ある時間経過させる。MIS型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流を測定する。MIS型半導体装置の閾値電圧を測定し、その初期値からの変動量を求める。閾値電圧の変動量に基づいて、測定されたゲートリーク電流を補正してゲートリーク電流の補正値を求める。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、MIS型半導体装置の評価方法に関し、特にゲート絶縁膜の絶縁破壊に至るまでの時間を評価する方法に関する。
【0002】
【従来の技術】
半導体集積回路装置の微細化の進行に伴い、MIS型半導体装置のゲート絶縁膜がますます薄くなってきている。ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流が増大してきている。これにより、従来実施されていた完全絶縁破壊試験は意味をなさなくなり、代わりにソフト破壊による寿命予測が定着しようとしている。以下、ソフト破壊について説明する。
【0003】
定電圧または定電流等の電気的ストレスにより、酸化シリコン膜中に中性欠陥が誘起される。この中性欠陥を介してリーク電流が流れるため、電気的ストレスを印加し続けると、ゲートリーク電流が増加する。ゲートリーク電流の増加により、半導体素子の動作に支障をきたす場合(例えばサブスレッショルド電流の増大)に、ソフト破壊現象が発生したと定義される。
【0004】
ゲート電極に実際の動作電圧を印加してソフト破壊に至るまでの経過時間を測定する方法では、年単位という膨大な時間を必要とするため現実的ではない。評価時間を短くするために、ゲート電極に実際の動作電圧よりも高いストレス電圧(試験電圧)を印加して、ソフト破壊に至るまでの時間を短くする方法が採用される。試験時間の短縮化を図るために、試験電圧をできる限り高くすることが好ましい。ところが、試験電圧を高くすると、ゲート絶縁膜に過剰なストレスが印加され、寿命を過小評価してしまう危険性がある。
【0005】
比較的低い試験電圧を印加して寿命を評価する方法において、試験時間の長期化を避けるために、欠陥生成確率(PG)と臨界欠陥密度(NSBD)という概念が提唱された。欠陥生成確率は、ゲート電極に試験電圧を印加することにより誘起されるリーク電流の増分を、ゲート絶縁膜に注入された累積電荷量で微分することにより得られる。ゲート絶縁膜がソフト破壊を起こす時のゲート絶縁膜中の欠陥密度を、臨界欠陥密度と定義する。
【0006】
ゲート絶縁膜に注入された累積電荷量をQINJ、ゲート電極に試験電圧を印加している時のゲートリーク電流密度をJTEST、試験電圧印加開始からの経過時間(ストレス印加時間)をtとすると、
【0007】
【数1】
と表される。
【0008】
臨界欠陥密度NSBDは、その定義から
【0009】
【数2】
と表すことができる。ここで、QSBDは、ゲート絶縁膜がソフト破壊されるまでにゲート絶縁膜中に注入された総電荷量、TSBDは、ソフト破壊に至るまでの時間である。なお、式(1)中のゲートリーク電流JTESTは、経過時間によらずほぼ一定であると仮定している。
【0010】
複数の試験電圧について欠陥生成確率PGを求めれば、各試験電圧における臨界欠陥密度NSBDと寿命TSBDとの関係を求めることができる。臨界欠陥密度NSBDが既知であれば、各試験電圧における寿命が求まる。動作電圧よりも高い複数の試験電圧における寿命から、動作電圧における寿命を予測することができる。試験電圧を動作電圧に近づけることにより、予測の精度を高めることができる。
【0011】
【非特許文献1】
D. J. Dimaria, Defect generation in ultrathin silicon dioxide films produced by anode hole injection, Applied Physics Letters, American Institute of Physics, 23 October 2000, Vol.77, No.17, p.2716-2718.
【非特許文献2】
Muhammand Ashraful Alam, SILC as a Measure of Trap Generation and Predictor of TBD in Ultrathin Oxides, IEEE Transactions on Electron Devices,February 2002, Vol.49, No.2, p.226-231.
【0012】
【発明が解決しようとする課題】
従来の方法では、実際の動作電圧よりも2倍程度高いストレス電圧を印加して測定したソフト破壊時間から、動作電圧における絶縁破壊時間を予測するため、誤差が大きくなる。
【0013】
本発明の目的は、動作電圧における絶縁破壊時間を、より正確に予測することが可能な半導体装置の評価方法を提供することである。
【0014】
【課題を解決するための手段】
本発明の一観点によると、(a)MIS型半導体装置の閾値電圧の初期値を測定する工程と、(b)前記MIS型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流の初期値を測定する工程と、(c)前記MIS型半導体装置の基板とゲート電極との間に試験電圧を印加した状態で、ある時間経過させる工程と、(d)前記MIS型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流を測定する工程と、(e)前記MIS型半導体装置の閾値電圧を測定し、その初期値からの変動量を求める工程と、(f)前記工程(e)で求められた閾値電圧の変動量に基づいて、前記工程(d)で測定されたゲートリーク電流を補正してゲートリーク電流の補正値を求める工程とを有するMIS型半導体装置の評価方法が提供される。
【0015】
閾値電圧の変動量に基づいて補正されたゲートリーク電流の補正値を求めることにより、閾値変動による影響を排除して、ゲートリーク電流の変動を観測することができる。
【0016】
【発明の実施の形態】
本願発明の実施例を説明する前に、MIS型半導体装置の寿命の予測精度を高めるために、試験電圧を動作電圧に近づけてゲートリーク電流を測定した結果について説明する。
【0017】
図1に、評価試験に用いた回路構成を示す。シリコン基板1の表面上にPチャネルMISFETが形成されている。MISFETは、シリコン基板1の表層部のチャネルの両側に形成されたソース2、ドレイン3、チャネル上に形成されたゲート絶縁膜4、その上に形成されたゲート電極5を含んで構成される。
【0018】
シリコン基板1に印加する電圧VSUB、ソース2に印加する電圧VS、ドレイン3に印加する電圧VDを接地電位とし、ゲート電極5に測定電圧VSENSを印加する。この状態でゲートリーク電流を測定し、測定結果を初期値JGOとする。測定電圧VSENSは、例えば測定対象のMISFETの動作電圧に等しい。本評価試験では、測定電圧VSENSを−1Vとした。
【0019】
ゲート電極5に、動作電圧よりも高い試験電圧VTESTを印加した状態で、所定時間放置する。所定時間経過後、ゲート電極5に測定電圧VSENSを印加し、ゲートリーク電流JGMを測定する。試験電圧VTESTを印加した状態で所定時間放置する工程と、測定電圧VSENSを印加してゲートリーク電流JGMを測定する工程とを繰り返し実施する。これにより、試験電圧VTESTにおけるゲートリーク電流JGMの時間依存性が求まる。
【0020】
図2に、正規化されたストレス印加リーク電流(stress-induced leakage current:SILC)の測定結果を示す。図2の横軸はストレス印加時間を単位「秒」で表し、縦軸は正規化されたストレス印加リーク電流を表す。ここで、正規化されたストレス印加リーク電流は、測定されたゲートリーク電流JGMの、初期値JGOからの増分ΔJGを初期値JGOで除した値(ΔJG/JGO)である。図中の菱形記号、丸記号、及び黒四角記号は、それぞれ試験電圧VTESTを−1.3V、−1.4V、及び−1.5Vとしたときの正規化ストレス印加リーク電流を示す。
【0021】
ゲート電極に試験電圧を印加すると、ゲートリーク電流が流れ、ゲート絶縁膜中に欠陥が生成される。この欠陥に起因してゲートリーク電流が増加すると考えられる。ところが、図2に示したように、実際には時間経過と共に、正規化ストレス印加リーク電流が減少していることがわかる。ゲートリーク電流が減少している場合、見掛け上の欠陥生成確率が負になってしまう。このため、欠陥生成確率と臨界欠陥密度とを用いた従来の寿命予測方法を適用することができない。
【0022】
次に、ゲートリーク電流が減少している場合にもて適用可能な実施例による寿命予測方法について説明する。
図3に、試験電圧VTESTを印加している状態でのゲートリーク電流IGの時間変動を示す。横軸はストレス印加時間を単位「秒」で表し、縦軸はゲートリーク電流を単位「μA」で表す。なお、ゲート電極からチャネルに流れる電流の向きを正とした。試験電圧VTESTを印加している状態のときのゲートリーク電流が、時間の経過と共に指数関数的に減少していることがわかる。
【0023】
ゲートリーク電流の変動がゲート絶縁膜中における欠陥の生成のみに依存すると考えると、ゲートリーク電流が減少することはありえない。ゲートリーク電流の減少は、ゲート絶縁膜中における欠陥の生成以外に、他の物理現象が生じているためと考えられる。
【0024】
試験電圧印加時のゲートリーク電流が、図3に示したように指数関数的に減少していることから、ゲート絶縁膜中へのキャリアトラップがゲートリーク電流減少の要因になっていると考えられる。
【0025】
図4に、閾値電圧の変動量とストレス印加時間との関係を示す。横軸はストレス印加時間を単位「秒」で表し、縦軸は閾値電圧の変動量を単位「mV」で表す。図中の下方の白丸、アスタリスク、黒丸、上方の白丸、及び十字は、それぞれ試験電圧VTESTを−1.4V、−1.8V、−2.0V、−2.2V、及び−2.4Vとしたときの閾値電圧変動量を示す。
【0026】
時間の経過と共に、閾値電圧が負方向にシフトしている。これは、いわゆる負バイアス温度不安定性(Negative Bias Temperature Instability:NBTI)と呼ばれる現象である。一般的に、NBTIは、正の固定電荷の生成とドナー型界面準位の生成に起因する。
【0027】
サブスレッショルド領域でドレイン電流を一桁変化させるのに必要なゲート電圧の変化量Sは、界面準位に依存する。ストレス印加時間の経過と共に、閾値電圧は変動したが、上記Sはほとんど一定であった。このことから、実験で印加した試験電圧の範囲内では、閾値電圧の変動の要因は、固定電荷の生成が主であることがわかる。
【0028】
正の固定電荷の生成により、ゲート絶縁膜を通して流れるトンネル電流が抑制される。試験電圧が比較的低い場合には、ゲート絶縁膜中への欠陥生成によるリーク電流の増加よりも、固定電荷の生成によるトンネル電流の減少の方が支配的になり、図2に示したように、ストレス印加リーク電流が時間の経過と共に減少していると考えられる。
【0029】
精度の高い寿命予測を行うためには、ストレス印加リーク電流の測定結果から、固定電荷の生成によるトンネル電流の減少分を排除し、欠陥生成によるリーク電流の増加分のみを求めればよい。以下に説明する実施例では、固定電荷の生成によるトンネル電流の減少分を排除し、欠陥生成によるリーク電流の増加分に基づいて寿命を予測することができる。
【0030】
次に、本発明の実施例による評価方法について説明する。最初に、図1に示した評価対象のMISFETの基板1、ソース2、及びドレイン3を接地し、ゲート電極5に測定電圧VSENSを印加してゲートリーク電流の初期値JGOを測定する。ここで、測定電圧VSENSは、動作電圧(例えば−1V)に等しくなるように選択される。
【0031】
次に、ドレイン3にドレイン電圧、例えば−50mVを印加して、閾値電圧VTHの初期値を測定する。
ゲートリーク電流の初期値及び閾値電圧の初期値を測定した後、基板1、ソース2、及びドレイン3を接地し、ゲート電極5にストレス電圧(試験電圧)VTESTを印加した状態で、所定時間、例えば一定時間間隔で100秒間、ゲート電極5に試験電圧VTESTを印加する。ゲート電極5に試験電圧VTESTを印加した状態を「ストレス印加状態」と呼ぶこととする。なお、一定時間隔ではなく、対数間隔としてもよい。
【0032】
ストレス印加状態を所定時間継続した後、下記に示す手順でMISFETの特性の測定を行う。
まず、基板1、ソース2、及びドレイン3を接地し、ゲート電極5に印加する測定電圧VSENSを動作電圧の近傍で変化させて、ゲートリーク電流のゲート電圧依存性を測定する。
【0033】
図5に、ゲートリーク電流のゲート電圧依存性の測定結果の一例を示す。横軸はゲート電圧を単位「V」で表し、縦軸はゲートリーク電流を単位「μA」で表す。図中の白丸記号が、ゲートリーク電流の測定値を示す。ゲート電圧が−1Vのときのゲートリーク電流の測定値JGMが約2.52μAである。
【0034】
次に、基板1及びソース2を接地し、ドレイン3に−50mVを印加して、閾値電圧を測定する。測定された閾値の、初期値からの変動量を計算する。通常、閾値電圧は図4に示したように負の向きに増加する。
【0035】
図5に示したゲートリーク電流とゲート電圧との関係を示すグラフにおいて、閾値電圧の変動量だけゲートリーク電流の補正を行う。具体的には、白丸記号で示した測定値を、ゲート電圧の絶対値が減少する向きに閾値電圧の変動量ΔVthだけ移動させる。ゲートリーク電流の補正値を白四角記号で示す。
【0036】
ゲート電圧が測定電圧VSENS(本実施例では−1V)のときのゲートリーク電流の補正値JGCを求める。図5に示した測定例では、補正値JGCが約2.6μAである。この補正値は、閾値電圧の変動がなかったと仮定した場合のゲートリーク電流に相当する。ゲートリーク電流の補正値JGCの、初期値JGOからの増加量ΔJGCを計算する。ΔJGCを初期値JGOで除して正規化する。この正規化された値を、「閾値補正後の正規化ストレス印加リーク電流」と呼ぶこととする。
【0037】
ストレス印加状態を所定時間継続させる工程と、MISFETの特性の測定とを繰り返し実施することにより、閾値補正後の正規化ストレス印加リーク電流の時間変動を求める。
【0038】
図6に、閾値補正後の正規化ストレス印加リーク電流の測定結果の一例を示す。横軸はストレス印加時間(経過時間)を単位「秒」で表し、縦軸は閾値補正後の正規化ストレス印加リーク電流を表す。図中の菱形記号、白丸記号、及び黒四角記号は、それぞれ試験電圧VTESTを−1.3V、−1.4V、及び−1.5Vとした場合の閾値補正後の正規化ストレス印加リーク電流を示す。
【0039】
時間の経過と共に、補正後の正規化ストレス印加リーク電流が増加していることがわかる。図6に示したグラフの各点は、図2に示した補正前の正規化ストレス印加リーク電流の各点を補正したものである。補正前の状態では、正規化ストレス印加リーク電流が時間の経過と共に減少していたが、補正を行うことにより、正規化ストレス印加リーク電流が増加に転じている。この増分は、ゲート絶縁膜中に生成される欠陥の増加に対応していると考えられる。
【0040】
ストレス印加状態のゲートリーク電流をJTEST、評価試験開始からの経過時間をtとすると、ゲート絶縁膜4に注入された累積電荷量QINJは、
【0041】
【数3】
と表される。
【0042】
図7に、閾値補正後の正規化ストレス印加リーク電流(ΔJGC/JGO)と累積電荷量QINJとの関係を示す。横軸は累積電荷量QINJを単位「C/cm2」で表し、縦軸は閾値補正後の正規化ストレス印加リーク電流を表す。図中の黒菱形記号、白四角記号、白三角記号、黒丸記号、白丸記号は、それぞれ試験電圧VTESTが−1.2V、−1.5V、−1.8V、−2.0V、及び−2.2Vの場合の閾値補正後の正規化ストレス印加リーク電流を示す。
【0043】
両対数目盛上にプロットした閾値補正後の正規化ストレス印加リーク電流と累積電荷量との関係が、ほぼ直線で近似できることがわかる。
欠陥生成確率PGは、
【0044】
【数4】
で定義される。
【0045】
図8に、図7及び式(4)から求めた欠陥生成確率PGと試験電圧VTESTとの関係を示す。横軸は試験電圧VTESTを単位「V」で表し、縦軸は欠陥生成確率PGを単位「cm2/C」で表す。図中の白四角記号、黒丸記号、白三角記号、及び黒菱形記号は、それぞれ累積電荷量QINJが1×106C/cm2、1×105C/cm2、1×104C/cm2、及び1×103C/cm2の場合の欠陥生成確率を示す。なお、図7において、測定点のない累積電荷量における正規化ストレス印加リーク電流は、近似直線を延伸させることにより求めた。
【0046】
試験電圧が−1.5V以上の範囲において、欠陥生成確率PGと試験電圧VTESTとの関係は直線で近似される。ところが、試験電圧が−1.2Vのときの欠陥生成確率PGは、この近似直線から下方に外れていることがわかる。
【0047】
図7に示したように、閾値補正後の正規化ストレス印加リーク電流ΔJGC/JGOと、累積電荷量QINJとの関係が、両対数目盛上で直線近似できるため、欠陥生成確率PGは、
【0048】
【数5】
と表すことができる。ここで、aは比例係数である。
【0049】
式(5)は、試験電圧VTEST毎に求まる。すなわち、比例係数aは試験電圧VTEST毎に求まる。比例係数aと、試験電圧VTESTとの関係を量対数目盛のグラフ上にプロットすると、ほぼ直線の関係になることがわかった。このため、比例係数aは、
【0050】
【数6】
と表すことができる。
【0051】
式(5)及び(6)から、欠陥生成確率PGは、
【0052】
【数7】
と表すことができる。
【0053】
式(2)及び(7)から、
【0054】
【数8】
が得られる。ゲート絶縁膜がソフト破壊されるまでにゲート絶縁膜中に注入された総電荷量QSBDは、ソフト破壊に至るまでの時間ソフト破壊に至るまでの時間TSBDと、ストレス印加時のゲートリーク電流JTESTを用いて、
【0055】
【数9】
と表すことができる。式(8)と(9)とから、
【0056】
【数10】
と表すことができる。臨界欠陥密度NSBDが既知であれば、式(10)から、試験電圧VTESTと、ソフト破壊に至るまでの時間TSBDとの関係が決定される。
【0057】
臨界欠陥密度NSBDは、実際にゲート絶縁膜が絶縁破壊するまでストレスを印加して、絶縁破壊に至るまでの累積電荷量QSBDを求め、この累積電荷量QSBDを式(8)に適用することにより決定することができる。
【0058】
図9に、ソフト破壊に至るまでの時間TSBDと試験電圧VTESTとの関係を示す。横軸は試験電圧を単位「V」で表し、縦軸はソフト破壊に至るまでの時間を任意目盛で表す。なお、図9においては、式(10)の臨界欠陥密度NSBDを1としている。
【0059】
試験電圧が−1.2V、−1.5V、−1.8V、−2.0V、及び−2.2Vの時の5点のソフト破壊時間から、動作電圧−1Vにおけるソフト破壊時間を予測することができる。試験電圧が−1.2Vのときのソフト破壊時間は、他の4点のソフト破壊時間と試験電圧との関係を延伸させた線上から外れている。このため、試験電圧が−1.5Vよりも負の方向に大きい4点から、動作電圧におけるソフト破壊時間を予測すると、誤差が大きくなることがわかる。例えば、図9の場合には、試験電圧−1.2Vの点を除いて予測したソフト破壊時間が、試験電圧−1.2Vの点を含めて予測したソフト破壊時間よりも約1桁短くなっている。このため、本来はソフト破壊時間の要求仕様を満たす素子を、要求仕様を満たさないものと判断してしまう可能性がある。
【0060】
上述のように、動作電圧よりも高い少なくとも3つの試験電圧についてソフト破壊時間を求め、これらのソフト破壊時間から動作電圧におけるソフト破壊時間を予測することができる。上記実施例では、ストレス印加中の閾値電圧の変動による影響を排除し、補正後のゲートリーク電流を用いて欠陥生成確率を求める。このため、見掛け上、ゲートリーク電流が時間の経過と共に減少している場合でも、欠陥生成確率からソフト破壊時間を求めることができる。
【0061】
ソフト破壊時間の予測精度を高めるために、選択される複数の試験電圧のうち少なくとも1つは、動作電圧よりも高く、かつその1.2倍以下であることが好ましい。
【0062】
上記実施例では、PチャネルMISFETの寿命を測定する場合を説明したが、同様の方法でNチャネルMISFETの寿命を測定することも可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0063】
【発明の効果】
以上説明したように、本発明によれば、ストレス印加による閾値電圧の変動による影響を排除し、欠陥生成確率と臨界欠陥密度とを用いて、動作電圧におけるゲート絶縁膜のソフト破壊時間を予測することができる。
【図面の簡単な説明】
【図1】評価試験で用いた測定回路の構成を示す図である。
【図2】正規化ストレス印加リーク電流とストレス印加時間との関係を示すグラフである。
【図3】ストレス印加中のゲートリーク電流とストレス印加時間との関係を示すグラフである。
【図4】閾値電圧変動量とストレス印加時間との関係を示すグラフである。
【図5】ゲートリーク電流の測定値及び補正値とゲート電圧との関係を示すグラフである。
【図6】閾値補正後の正規化ストレス印加リーク電流とストレス印加時間との関係を示すグラフである。
【図7】閾値補正後の正規化ストレス印加リーク電流と累積電荷量との関係を示すグラフである。
【図8】欠陥生成確率と試験電圧との関係を示すグラフである。
【図9】ソフト破壊時間と試験電圧との関係を示すグラフである。
【符号の説明】
1 シリコン基板
2 ソース
3 ドレイン
4 ゲート絶縁膜
5 ゲート電極
Claims (5)
- (a)MIS型半導体装置の閾値電圧の初期値を測定する工程と、
(b)前記MIS型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流の初期値を測定する工程と、
(c)前記MIS型半導体装置の基板とゲート電極との間に試験電圧を印加した状態で、ある時間経過させる工程と、
(d)前記MIS型半導体装置の基板とゲート電極との間に測定電圧を印加して、ゲートリーク電流を測定する工程と、
(e)前記MIS型半導体装置の閾値電圧を測定し、その初期値からの変動量を求める工程と、
(f)前記工程(e)で求められた閾値電圧の変動量に基づいて、前記工程(d)で測定されたゲートリーク電流を補正してゲートリーク電流の補正値を求める工程と
を有するMIS型半導体装置の評価方法。 - 前記工程(c)〜工程(f)を複数回繰り返して実施し、
さらに、前記ゲートリーク電流の補正値の、該ゲートリーク電流の初期値からの変動量と、第1回目の前記工程(c)において前記試験電圧を印加し始めた時からの経過時間との第1の関係を求める工程を有する請求項1に記載のMIS型半導体装置の評価方法。 - さらに、前記第1の関係から、前記MIS型半導体装置のゲート絶縁膜に注入された累積電荷量と、前記ゲートリーク電流の補正値の、該ゲートリーク電流の初期値からの変動量との第2の関係を求める工程を含む請求項2に記載のMIS型半導体装置の評価方法。
- さらに、前記第2の関係と、前記MIS型半導体装置のゲート絶縁膜が絶縁破壊を生ずる臨界欠陥密度とから、前記試験電圧における該MIS型半導体装置のゲート絶縁膜が絶縁破壊するまでの時間を求める工程を有する請求項3に記載のMIS型半導体装置の評価方法。
- さらに、複数の試験電圧において、前記MIS型半導体装置のゲート絶縁膜が絶縁破壊するまでの時間を求める工程と、
前記MIS型半導体装置の動作電圧において、該MIS型半導体装置のゲート絶縁膜が絶縁破壊するまでの時間を予測する工程と
を有する請求項4に記載のMIS型半導体装置の評価方法。
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