KR20180083692A - 반도체 장치 테스트 방법 - Google Patents

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KR20180083692A KR1020170006286A KR20170006286A KR20180083692A KR 20180083692 A KR20180083692 A KR 20180083692A KR 1020170006286 A KR1020170006286 A KR 1020170006286A KR 20170006286 A KR20170006286 A KR 20170006286A KR 20180083692 A KR20180083692 A KR 20180083692A
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Abstract

예시적인 실시 예들에 따른 반도체 장치 테스트 방법은, 실질적으로 동일한 제1 내지 제n 반도체 장치에 상기 제1 내지 제n 반도체 장치가 파손될 때까지 시간에 따라 변화하는 제1 내지 제n 전압 함수들을 각각 인가하는 단계; 상기 제1 내지 제n 전압 함수들이 인가된 후 각각 상기 제1 내지 제n 반도체 장치가 파손되는 시점까지 상기 제1 내지 제n 반도체 장치에 각각 가해진 스트레스의 총량인 제1 내지 제n 스트레스를 계산하는 단계;및 상기 제1 내지 제n 스트레스를 이용하여 상기 제1 내지 제n 반도체 장치의 수명을 계산하는 단계를 포함할 수 있다.

Description

반도체 장치 테스트 방법{Method of testing semiconductor device}
본 발명의 기술적 사상은 반도체 장치를 테스트 하는 방법에 관한 것으로서, 더욱 상세하게는 반도체 장치의 수명을 테스트 하는 방법에 관한 것이다.
경시 절연 파괴(Time Dependent Dielectric Breakdown, TDDB)는 반도체 장치의 고장 발생 메커니즘 중 하나이다. 경시 절연 파괴는 장시간 인가된 낮은 스트레스로 인해 절연체가 파괴되는 현상이다. 경시 절연 파괴의 특성을 조사하기 위해 반도체 장치에 일정한 수준의 전압, 전류, 열 등의 스트레스를 가할 수 있다. 예컨대, 전압 형태의 스트레스를 가하는 경우, 반도체 장치에 동작 전압과 유사한 수준의 일정한 전압을 장시간 인가한 후 반도체 장치의 절연체를 통한 누설 전류를 발생 여부를 검출할 수 있다. 이때 누설 전류는 게이트 절연층을 통한 전자 터널링 경로의 형성으로 발생할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 신뢰성 및 테스트속도가 제고된 반도체 장치의 테스트 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제는 반도체 장치의 전기적 결함 구조를 분석할 수 있는 반도체 장치의 테스트 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당해 기술 분야에 속하는 통상의 기술자들에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 예시적인 실시 예들에 따른 반도체 장치 테스트 방법은 반도체 장치의 수명을 테스트하는 방법에 있어서, 실질적으로 동일한 제1 내지 제n 반도체 장치에 상기 제1 내지 제n 반도체 장치가 파손될 때까지 시간에 따라 변화하는 제1 내지 제n 전압 함수을 각각 인가하는 단계, 상기 제1 내지 제n 전압이 인가된 후 각각 상기 제1 내지 제n 반도체 장치가 파손되는 시점까지 상기 제1 내지 제n 반도체 장치에 각각 가해진 스트레스의 총량인 제1 내지 제n 스트레스를 계산하는 단계 및 상기 제1 내지 제n 스트레스를 이용하여 상기 제1 내지 제n 반도체 장치의 수명을 계산하는 단계를 포함할 수 있다.
또 다른 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법은, 반도체 장치의 수명을 테스트하는 방법에 있어서, 제1 내지 제3 반도체 장치에 각각 상기 제1 내지 제3 반도체 장치가 파손될 때까지 계단형으로 변화하는 제1 내지 제3 전압 함수를 인가하는 단계; 각각 상기 제1 내지 제3 반도체 장치가 파손되기 전까지 가해진 스트레스의 총량인 제1 내지 제3 스트레스를 계산하는 단계; 및 상기 제1 내지 제3 반도체 장치에 인가된 최고 전압인 제1 내지 제3 최고 전압은 상기 제1 내지 제3 반도체 장치가 즉시 파괴되는 전압인 제1 내지 제3 파손 전압 보다 작을 수 있다.
본 발명의 기술적 사상에 따르면, 테스트 되는 반도체 장치에 시간에 따라 변화하는 전압 함수를 인가함으로써 테스트 속도가 획기적으로 향상되면서 신뢰도가 제고된 반도체 장치 테스트 방법을 제공할 수 있다.
도 1은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 수행할 수 있는 있도록 구성된 테스트 프로세서를 포함하는 테스트 시스템의 개략적인 블록도이다.
도 2는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다.
도 3은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법에 따라 반도체 장치에 인가 될 수 있는 전압 함수들을 설명하기 위한 그래프이다.
도 4는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법에 따라 반도체 장치에 가해지는 스트레스를 설명하기 위한 그래프이다.
도 5는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위한 그래프이다.
도 6a 및 도 6b는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위한 그래프들이다.
도 7은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법에 따라 반도체 장치에 인가 될 수 있는 전압 함수들을 설명하기 위한 그래프이다.
도 8은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법에 따라 반도체 장치에 인가 될 수 있는 전압 함수들을 설명하기 위한 그래프이다.
도 9는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법에 따라 반도체 장치에 인가 될 수 있는 전압 함수들을 설명하기 위한 그래프이다.
도 10는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위한 단면도이다.
이하, 첨부 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 수행할 수 있는 테스트 프로세서(1090)를 포함하는 테스트 시스템(1000)의 개략적인 블록도이다.
도 1을 참조하면, 반도체 장치 테스트 시스템(1000)은 반도체 장치 공정 시스템(1010), 공정 프로세서(1020), 테스트 모듈(1030), 이송 수단(1050), 및 테스트 프로세서(1070)를 포함할 수 있다.
예시적인 실시 예들에 따르면 반도체 공정 시스템(1010)은 반도체 장치(1015)를 생산하기 위한 복수개의 스테이션을 포함할 수 있다. 예시적 실시 예들에 따르면 반도체 장치 공정 시스템(1010)은 에칭 공정 스테이션, 포토 리소그래피 공정 스테이션, CMP 공정 스테이션 등과 같은 다양한 공정 스테이션을 포함할 수 있다. 반도체 장치 공정 시스템(1010)은 반도체 장치들(1015)을 생산하여 운송 수단(1050)에 제공할 수 있다.
공정 프로세서(1020)는 반도체 장치 공정 시스템(1010)을 제어할 수 있다. 공정 프로세서(1020)는 워크 스테이션 컴퓨터, 데스크탑 컴퓨터, 랩 탑 컴퓨터, 태블릿 컴퓨터 등의 컴퓨팅 장치일 수 있다. 공정 프로세서(1020)는 공정 피드백을 수신하고, 테스트 데이터를 수신하며, 공정을 조정하는 등의 기능을 수행하는 소프트웨어를 포함할 수 있다.
예시적인 실시 예들에 따르면, 반도체 장치들(1015)은 반도체 웨이퍼 또는 반도체 웨이퍼의 그룹, 즉 반도체 웨이퍼의 로트(LOT)를 포함할 수 있다. 반도체 장치들(1015)은 트랜지스터 및/또는 적어도 하나의 절연층을 포함할 수 있다. 예시적인 실시 예들에 따르면, 절연층은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 등의 물질 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예들에 따르면 반도체 장치들(1015)은 트랜지스터, 축전기, 저항 또는 메모리 셀 등을 포함할 수 있다. 예시적인 실시 예들에 따르면 반도체 장치들(1015)은 트랜지스터 포함하고, 절연층은 트랜지스터를 위한 게이트 절연층에 해당할 수 있다. 예시적인 실시 예들에 따르면 반도체 장치는 자기 터널링 접합(Magnetic Tunneling Junction)을 포함하고, 절연층은 고정층과 자유층 사이에 개재된 터널링 배리어에 해당할 수 있다.
운송 수단(1050)은 반도체 장치 공정 시스템(1010)에서 생산된 반도체 장치들(1015)을 이송할 수 있는 정교한 클린 룸 이송 시스템일 수 있다. 운송 수단(1050)은 컨베이어 시스템 등을 포함할 수 있다. 운송 수단(1050)은 반도체 장치(1015)를 테스트 모듈(1030)에 제공할 수 있다.
테스트 모듈(1030)은 반도체 장치(1030) 상에 다양한 절연 테스트를 수행할 수 있는 하나 이상의 테스트 스테이션들을 포함할 수 있다. 반도체 장치들(1015)은 각 테스트 스테이션들에 로딩될 수 있다. 테스트 모듈(1030)은 바이어스 온도 불안정 테스트(Bias Temperature Instability Test), 경시 절연 파괴 테스트, 캐리어 도약 테스트(Hop Carrier Test)등을 수행할 수 있으나 이에 제한되지 않는다.
테스트 모듈(1030)은 테스트 신호 발생기(미도시)를 포함할 수 있다 테스트 신호 발생기는 시간에 따라 변화하는 테스트 신호를 제공할 수 있다. 테스트 신호는 예컨대, 전압, 전류 등을 포함할 수 있다. 테스트 신호 발생기는 테스트 신호가 변화하는 시각을 명확하게 설정할 수 있어야 한다. 테스트 신호 발생기가 특정 테스트 신호를 소정의 시간 간격만큼 유지하는 경우, 테스트 신호 발생기는 소정의 시간 간격을 명확하게 설정할 수 있다.
예시적인 실시 예들에 따르면, 테스트 모듈(1030)은 테스트 중인 반도체 장치(1015)의 다양한 파괴 특성을 검출할 수 있다. 테스트 모듈(1030)은 또한 테스트중인 집적 회로의 다양한 역치 이동(threshold shift) 특성 등을 검출할 수 있다. 예시적인 실시 예들에 따르면, 테스트 모듈(1030)은 테스트중인 반도체 장치(1015)의 절연층의 파괴 및/또는 반도체 장치에 포함된(1015) 트랜지스터의 적어도 하나의 특성과 관련된 테스트 데이터를 제공할 수 있다. 테스트 모듈(430)은 선형 및 포화 드레인 전류의 저하, 선형 및 포화 임계 전압 및 다른 전기적 파라미터를 비교하기 위해 테스트 데이터를 사용할 수 있다.
테스트 프로세서(1090)는 테스트 모듈(1030)로부터 수신한 테스트 데이터는 테스트를 분석하는 테스트 데이터 분석 유닛(1040) 및 테스트 모듈을 제어하는 테스트 제어기(1070)를 포함할 수 있다.
예시적인 실시 예들에 따르면 테스트 데이터 분석 유닛(1040)은 테스트 데이터를 바탕으로 파괴가 일어난 전압, 전류, 시간 등의 수치를 소정의 파괴 기준 또는 임계 값들과 비교할 수 있다. 예시적인 실시 예들에 따르면, 테스트 데이터 분석 유닛(1040)은 임계 전압들의 변이(Shift)를 소정의 변이 기준 또는 임계 값들과 비교할 수 있다. 예시적인 실시 예들에 따르면 이러한 비교는 반도체 장치 테스트 시스템(1000)에 저장된 데이터에 대한 룩업 기능 및/또는 오프라인 데이터와의 비교를 사용하여 이루어질 수 있다. 예시적인 실시 예들에 따르면, 파괴가 일어난 전압, 전류, 시간 및 임계 전압 변이들과 기준 값들에 대한 비교는 외부 소스로부터의 입력된 기준 값들에 기초할 수 있다.
테스트 데이터 분석 유닛(1040)은 수신한 테스트 데이터를 분석한 데이터인 분석 데이터를 공정 프로세서(1020)에 제공할 수 있다. 공정 프로세서(1020)는 분석 데이터를 바탕으로 반도체 장치 공정 시스템(1010)에 피드백 신호를 송신할 수 있다. 반도체 장치 공정 시스템(1010)은 피드백 신호를 바탕으로 수행되는 공정들을 조정 및/또는 선택할 수 있다. 피드백 신호는 웨이퍼 대 웨이퍼, 또는 로트 대 로트 기반할 수 있다. 또는 피드백 신호는 하나의 로트 내에 포함된 웨이퍼들간의 차이에 기반할 수 있다. 이때 피드백 신호가 웨이퍼 대 웨이퍼에 기반한다 함은, 피측정 반도체 장치가(1015)가 웨이퍼에 해당하여, 웨이퍼에 해당하는 반도체 장치들(1015)의 후속 공정을 조정함을 의미한다. 마찬가지로 피드백 신호가 로트 대 로트에 기반한다 함은, 피측정 반도체 장치가(1015)가 로트에 해당하여, 로트에 해당하는 반도체 장치들(1015)의 후속 공정을 조정함을 의미한다.
이러한 방식의 피드백은 테스트 모듈(1030)에 의해 수행되는 신뢰성 테스트의 주기에 기초하여 수행될 수 있다. 피드백은 반도체 장치(1015)를 제공하기 위한 공정의 수행 및/또는 선택에 사용되는 다양한 파라미터에 영향을 줄 수 있다. 예를 들어, 테스트 데이터 분석 유닛(1040)에 의해 측정된 테스트 데이터는 공정 프로세서(1020)에 제공될 수 있다. 그 후, 공정 프로세서(1020)는 분석 데이터를 사용하여 하나 이상의 공정 파라미터를 조정 및/또는 복수의 공정 세트로부터 공정 세트의 선택을 수행할 수 있다. 공정 파라미터의 예는 온도, 압력, 지속 시간, 공정 가스 조성, 공정 가스 농도, 공정 동작의 인가 전압 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
테스트 모듈(1030)은 테스트 제어기(1070)에 의해 제어될 수 있다. 예시적인 실시 예들에 따르면, 테스트 제어기(1070)는 테스트 모듈(1030)에 인접한 것으로 도시되어 있으나 이에 제한되는 것은 아니다. 예시적인 실시 예들에 따르면, 테스트 모듈 테스트 제어기(1070)는 워크 스테이션 컴퓨터, 데스크탑 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터 등 테스트 모듈(1030)의 동작을 제어할 수 있는 하나 이상의 소프트웨어 제품을 포함하는 컴퓨팅 장치일 수 있다.
반도체 장치 테스트 시스템(1000)은 다양한 기술을 포함하는 다양한 반도체 장치에 대한 테스트를 수행할 수 있다. 예를 들어, 반도체 장치 테스트 시스템(1000)은 CMOS 장치, 플래시 장치, BiCMOS 장치, 전력 장치, SRAM 메모리 장치, MRAM 메모리 장치, ReRAM 등의 메모리 장치, DRAM 메모리장치, NAND 메모리 장치, VNAND 메모리 장치 및 다양한 다른 반도체 장치에 대한 테스트를 수행할 수 있다.
도 2는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다. 도 3은 예시적인 실시예들에 따른 반도체 장치 테스트 방법에 사용될 수 있는 전압 함수를 설명하기 위한 그래프이다. 도 4는 도 3의 전압 함수에 따른 스트레스를 구하는 과정을 설명하기 위한 그래프이다.
도 2 및 도 3을 참조하면 과정 P1002에서 제1 내지 제n 반도체 장치에 제1 내지 제3 반도체 장치에 각각 제1 내지 제3 전압 함수들(V1, V2, V3)을 인가할 수 있다. 제1 내지 제3 반도체 장치는 실질적으로 동일할 수 있다. 도 3a에서는 설명의 편의상 세 개의 반도체 장치에 대응하는 세 개의 전압 함수 (V1, V2, V3)가 주어졌으나, 이에 제한되는 것은 아니다. 예컨대, 두 개 또는 네 개 이상 반도체 장치가 테스트될 수 있고 이에 대응하여 두 개 또는 네 개 이상의 전압 함수가 주어질 수 있다. 테스트되는 반도체 장치의 모수를 증가시키는 경우 테스트 데이터의 신뢰성을 제고시킬 수 있고, 후술하듯, 반도체 장치의 전기적 결함 구조의 분석도 가능하다.
예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)은 초기시각(t0)에 소정의 초기 전압(V0)이 인가되어 시간에 따라 변화하는 함수로 주어질 수 있다. 여기서 초기 시각(t0)은 제1 내지 제3 전압 함수들(V1, V2, V3)이 인가되기 시작하는 시간상의 한 점으로서, 반도체 장치 테스트의 기준점일 수 있다. 초기 전압(V0)은 즉시 절연 파괴가 일어나지 않는 전압으로서, 테스트의 목적에 부합하게 소정의 종래의 실험 데이터들로부터 도출될 수 있다.
예시적인 실시예들에 따르면, 제1 내지 제3 전압 함수들(V1, V2, V3)은 단조 증가하는 구간을 포함하는 함수일 수 있다. 이때 단조 증가라 함은 소정의 구간에서 함수 값이 감소하지 않는 것을 의미한다. 하지만 이에 제한되는 것은 아니고, 제1 내지 제3 전압 함수들(V1, V2, V3)은 감소하는 구간을 포함할 수도 있다. 예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)의 시간에 대한 미분 계수가 0이상인 구간을 포함할 수 있다. 예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)은 인가된 시간 전체 동안 단조 증가하는 함수일 수 있으나 이에 제한되는 것은 아니다. 예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)은 인가된 시간에 전체 동안 미분 계수가 0 이상일 수 있다.
예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)는 계단형으로 단조 증가하는 함수일 수 있다. 제1 내지 제 3 전압 함수들(V1, V2, V3)은 각각 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3) 마다 함수 값이 증가할 수 있다. 예시적인 실시 예들에 따르면 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3)은 각각 약 1ms 이상 약 10s 이하일 수 있으나 이에 제한되는 것은 아니다.
예시적인 실시 예들에 따르면, 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3)은 서로 다른 값일 수 있다. 설명의 편의상 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3)은 그 순서대로 점점 더 작은 값을 갖는 것으로 한다. 제1 시간 간격(Δt1)은 제2 시간 간격(Δt2) 이상일 수 있고, 제2 시간 간격(Δt2) 은 제3 시간 간격(Δt3) 이상일 수 있다.
예시적인 실시 예들에 따르면, 제1 내지 제 3 전압 함수들(V1, V2, V3)의 증가치는 제1 전압 간격(ΔV1)으로 실질적으로 동일한 값일 수 있다. 제1 전압 간격(ΔV1)은 약 10μV 이상 약 0.01V 이하일 수 있으나, 이에 제한되는 것은 아니다.
예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)은 하기의 수학식 1로 정의될 수 있다.
수학식 1
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
이때 n은 정수이다.
제1 내지 제3 전압 함수(V1, V2, V3)는 각각 제1 내지 제3 전압 반도체 장치가 파괴될 때까지 인가할 수 있다. 이때 제1 내지 제3 전압 함수의 최댓값은 이때 제1 내지 제3 반도체 장치가 즉시 파괴되는 전압인 제1 내지 제3 파괴 전압들(Vbd1, Vbd2, Vbd3)보다 낮을 수 있다. 이때 반도체 장치가 즉시 파괴되는 전압이라 함은, 강한 전계로 인하여 반도체 장치에 포함되는 절연 물질이 즉각적으로 파괴되는 현상인 즉시 절연 파괴(Time Zero Dielectric Breakdown, TZDB)가 일어나는 전압을 의미한다. 제1 내지 제3 반도체 장치들이 서로 실질적으로 동일한바, 제1 내지 제3 파괴 전압들(Vbd1, Vbd2, Vbd3) 또한 서로 실질적으로 동일할 수 있다. 이때 실질적으로 동일하다 함은, 공정 산포에 의한 미세한 수준의 차이를 포함할 수 있음을 의미한다.
도 3의 경우, 제3 전압 함수(V3)가 가장 빠르게 증가하는바, 제3 전압 함수(V3)의 최댓값은 제1 및 제2 전압 함수(V1, V2)의 최댓값보다 더 클 수 있다. 도 3을 참조하면, 제3 전압 함수(V3)의 최대 값인 V0+7ΔV1은 제1 내지 제3 파괴 전압(Vbd1, Vbd2, Vbd3)보다 더 작을 수 있다. 제1 내지 제3 반도체 장치가 파괴되는 시각인 제1 내지 제3 파괴 시각들(tbd1, tbd2, tbd3)은 서로 다를 수 있다. 제1 전압 함수(V1)의 평균 증가 속도가 가장 느린바, 제1 파괴 시각(tbd1)이 가장 나중에 도래할 수 있다. 이때 제1 내지 제3 파괴 시각들(tbd1, tbd2, tbd3)은 제1 내지 제3 반도체 장치를 통해 흐르는 전류가 소정의 값을 초과하는지 여부에 의해 결정될 수 있다.
여기서 제1 내지 제3 전압 함수의 초기 값이 V0으로 모두 동일한 것으로 도시되었으나, 이에 제한되는 것은 아니다. 초기 시각 t0이 모두 동일함은 제1 내지 제3 반도체 장치가 동시에 테스트 되기 시작함을 의미한다. 이 경우 테스트 속도가 소스 측정 유닛(Source Measuring Unit, SMU)의 수에 비례하여 증가할 수 있다. 종래의 TDDB의 경우 반도체 장치 각각의 테스트에 소요되는 시간이 지나치게 길고, 전압 값에 따른 테스트 시간의 산포가 커서 동시에 복수개의 테스트를 진행할 수 없었다.
예시적인 실시 예들에 따른 반도체 테스트 방법에서는, 각각의 반도체 장치들에 시간에 따라 증가하는 전압 함수가 인가되는바 테스트에 소요되는 시간이 짧아진다. 이에 따라 복수개의 반도체 장치를 동시에 테스트할 수 있다. 하지만 이에 제한되는 것은 아니고, 각각의 반도체 장치에 전압 함수가 인가되기 시작하는 초기 시각은 서로 다를 수 있다. 이에 따라 각각의 반도체 장치들이 독립적으로 테스트될 수 있다.
도 4는 및 제1 내지 제3 스트레스를 구하기 위한 시뮬레이션 과정을 설명하기 위한 그래프들이다.
도 2, 도 4를 참조하면 과정 P1004에도 제1 내지 제3 반도체 장치에 가해진 스트레스의 총량인 제1 내지 제3 스트레스들(S1, S2, S3)을 계산할 수 있다.
이때 제1 내지 제3 스트레스들(S1, S2, S3)은 아래의 수학식 2에 의해 정의될 수 있다.
수학식 2
Figure pat00005
Figure pat00006
Figure pat00007
여기서 멱수(k)는 상수로서 제1 내지 제3 스트레스(S1, S2, S3)의 값이 같은 값을 갖도록 하는 값이다. 제1 내지 제3 전압 함수들이 각각 소정의 전압 범위 내서 변화할 때, 제1 내지 제3 스트레스들(S1, S2, S3)은 서로 실질적으로 동일한 값을 가질 수 있다. 이러한 소정의 전압 범위들은 반도체 장치의 종류에 따라 다른 범위를 가질 수 있고, 종래의 실험 데이터들로부터 도출될 수 있다. 전술했듯, 소정의 초기 전압(V0)에 대해 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3)이 각각 약 1ms 이상 약 10s 이하이고 제1 내지 제3 전압 간격들(ΔV1, ΔV2, ΔV3)이 10μV 이상 0.01V 이하일 때, 제1 내지 제3 스트레스들(S1, S2, S3)은 서로 실질적으로 동일할 수 있다.
도 4는 제1 내지 제3 전압 함수(V1, V2, V3)의 k의 제곱승(즉, V1k, V2k, V3k)의 시간에 따른 변화를 도시한 것인바, 그 밑면적은 수학식 2에 의해 정의 되는 제1 내지 제3 스트레스(S1, S2, S3)일 수 있다. 도 4를 참조하면 제1 내지 제3 스트레스는 초기 시각 이후 제1 내지 제3 파괴 시각들(tbd1, tbd2, tbd3) 직전의 제1 내지 제3 전압 함수들(V1, V2, V3)의 값이 변화한 시각까지의 스트레스를 합산하여 계산될 수 있다. 이는 제1 내지 제3 파괴 시각들(tbd1, tbd2, tbd3) 직전의 제1 내지 제3 전압 함수들(V1, V2, V3)의 값이 변화한 시각부터 제1 내지 제3 파괴 시각들(tbd1, tbd2, tbd3) 사이의 시간이 충분히 짧으므로 근사적으로 무시가능하기 때문이다. 예컨대, 제1 전압 함수(V1)에 대하여 t0+3t의 시각 이후 제1 파괴 시각(tbd1)까지, 제2 전압 함수(V2)에 대하여 t0+5Δt2의 시각 이후 제2 파괴 시각까지(tbd2)까지, 제3 전압 함수(V3)에 대하여 t0+7Δt3의 시각 이후 제3 파괴 시각(tbd3)까지의 전압에 의한 스트레스를 제외하고 제1 내지 제3 스트레스들(S1, S2, S3)을 측정할 수 있다.
도 5는 k값에 따른 제1 내지 제3 스트레스(S1, S2, S3)의 값들을 도시한 그래프이다.
도 2 및 도 5를 참조하면 및 과정 P1004에서 제1 내지 제3 스트레스를 측정하기 위한 k값을 구할 수 있다. k의 값을 변화 시켜가며 제1 내지 제3 제3 스트레스들(S1, S2, S3)을 시뮬레이션하여 제1 내지 제3 제3 스트레스들(S1, S2, S3)이 실질적으로 동일해지는 k를 찾는다. 도 5를 참조하면 k=44에서 제1 내지 제3 스트레스(S1, S2, S3)가 실질적으로 동일해지는바, k의 값을 44로 결정할 수 있다. 이때 k의 값은 정수 값에 한정되는 것은 아니고, 임의의 양의 실수일 수 있다.
도 6a는 반도체 장치의 수명을 역추산하는 과정을 설명하기 위한 그래프이다. 도 6a 및 도 2를 참조하면 과정 P1006에서 반도체 장치의 수명을 역추산할 수 있다.
도 6a를 참조하면, 반도체 장치에 사용 전압(Vp)을 인가한다. 사용 전압(Vp)은 소비자가 제품을 사용할 때에 제품에 포함된 반도체 장치에 인가하게 되는 전압에 해당할 수 있다. 이 경우 제품 수명(tlt) 동안 반도체 장치에 인가되는 스트레스의 총량인 제품 스트레스(Sp)는 하기의 수학식 3에 의해 결정된다.
수학식 3
Figure pat00008
여기서 제품 수명은(tlt) 예컨대 반도체 장치를 포함하는 제품의 보증기간 또는 이에 상응하는 기간에 해당할 수 있다. 또한 수학식 3의 제품 스트레스(Sp)는 소정의 사용 전압(Vp) 및 도 5를 참조하여 설명한 방법에 의해 계산된 k 값을 바탕으로 시뮬레이션을 통해 구할 수 있다. 도 6a를 참조하면 사용 전압(Vp)는 상수 값(Constant Value)인 것으로 도시되었으나, 이에 제한되는 것은 아니다.
테스트 프로세서(1090, 도1 참조)는 제품 스트레스(Sp)를 바탕으로 공정상 문제점을 파악하여 반도체 장치 공정 시스템(1010, 도1 참조)에 피드백 신호를 송신할 수 있다. 예컨대 제품 스트레스(Sp)가 앞서 구한 제1 내지 제3 스트레스(S1, S2, S3) 보다 더 작은 경우 제품 수명(tlt) 보다 반도체 장치의 예상 수명이 더 길 수 있다. 따라서, 반도체 공정이 정상적으로 작동하는 것으로 평가되고, 현재의 공정을 유지할 수 있다. 반대로, 예컨대 제품 스트레스(Sp)가 앞서 구한 제1 내지 제3 스트레스(S1, S2, S3) 보다 더 크게 되는 경우 제품 수명(tlt) 보다 반도체 장치의 예상 수명이 더 짧을 수 있다. 이에 따라 테스트 프로세서(1000, 도1 참조)는 공정상 문제점을 파악하여 수정할 수 있다.
도 6b는 도 6a와 달리 반도체 장치에 필요 수명(tnd)를 만족시킬 수 있는 가용 전압(Va)을 구하는 과정을 설명하기 위한 그래프이다. 가용 전압이 산출해내는 스트레스의 총량을 가용 스트레스(Sa)라고 할 때, 가용 스트레스(Sa)는 제1 내지 제3 스트레스들(S1, S2, S3) 이하일 수 있다.
도 6b를 참조하면, 이 경우 가용 전압(Va)은 실질적으로 상수인바, 제1 내지 제3 스트레스(S1, S2, S3)를 필요 수명으로 나눈 것을 k 제곱근 하여 구할 수 있다. 예컨대 제1 내지 제3 스트레스들(S1, S2, S3)이 실질적으로 동일하므로 가용 전압(Va)은 수학식 4에 의해 결정될 수 있다.
수학식 4
Figure pat00009
즉 가용 전압(Va)은 가용 스트레스(Sa)가 제1 내지 제3 스트레스들(S1, S2, S3)과 실질적으로 동일할 때의 전압 값 이하로 결정될 수 있다.
종래의 TDDB는 이때 일정한 수준의 전압을 반도체 장치에 인가해준 후 반도체 장치가 파괴될 때까지의 시간을 측정하고, 이 시간을 파괴 시간이라고 한다. 이때 반도체 장치가 파괴된다 함은, 주로 반도체 장치에 존재하는 절연층이 파괴되어 내부 회로 단락 등 실패가 일어난 것을 의미한다.
종래의 경시 절연 파괴 테스트는 실질적으로 동일한 다수개의 반도체 장치에 대하여 서로 다른 다수개의 전압 값에 대하여 파괴 시간을 측정하여 전압에 따른 파괴 시간의 분포를 얻는다. 전압에 따른 파괴 시간 분포로부터 로그 스케일상 외삽(extrapolation)하여 반도체 장치의 수명, 예컨대 사용 전압 등 에서의 파괴 시간 등을 예측하였다. 이때 반도체 장치의 수명은 확률적으로 발생하는 반도체 장치 파괴에 관계하는 것으로, 신뢰성 있는 결과를 얻기 위해서 다수개의 전압 조건에서 측정이 필요하다. 따라서 종래의 경시 절연 파괴 테스트에 소요되는 시간은 최소 1일에서 길게는 10일 이상 소요되고, 부족한 측정 모수 때문에 단순 수명예측 이상의 데이터 확보가 어려운 문제점이 있었다.
예시적인 실시 예들에 따른 반도체 장치 테스트 방법은 달리 일정한 시간 간격으로 전압을 증가시켜가며 반도체 장치가 파손되는 시점의 전압 및 시간 등을 기록한다. 이에 따라 측정시간을 획기적으로 단축시키면서도 경시 절연 파괴에 준하는 정밀도로 반도체 파괴의 특성을 분석할 수 있다.
도 7은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위해 제1 내지 제3 반도체 장치에 인가될 수 있는 제1 내지 제3 전압 함수들(V1, V2, V3)을 도시한 그래프들이다.
설명의 편의상 도 2 내지 도 6b를 이용하여 설명한 것과 중복된 것은 생략하고 차이점을 위주로 기술하기로 한다.
도 7을 참조하면 제1 내지 제3 전압 함수들(V1, V2, V3)은 초기시각(t0)에 인가되어 시간에 따라 변화하는 함수로 주어질 수 있다. 제1 내지 제3 전압 함수들(V1, V2, V3)은 단조 증가하는 구간을 포함하는 함수일 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 내지 제3 전압 함수들(V1, V2, V3)은 감소하는 구간을 포함할 수도 있다.
예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)는 계단형으로 단조 증가하는 함수일 수 있다. 제1 내지 제 3 전압 함수들(V1, V2, V3)은 각각 제4 시간 간격(Δt4) 마다 함수 값이 증가할 수 있다. 예시적인 실시 예들에 따르면 제4 시간 간격(Δt4)은 약 1ms 이상 약 10s 이하일 수 있으나 이에 제한되는 것은 아니다.
예시적인 실시 예들에 따르면, 제1 내지 제 3 전압 함수들(V1, V2, V3)의 제4 시간 간격(Δt4) 마다 각각 순서대로 제1 내지 제3 전압 간격(V1, V2, V3)씩 전압 값이 상승할 수 있다. 제1 내지 전압 간격(V1, V2, V3) 중 적어도 일부는 서로 다를 수 있다. 제1 내지 제3 전압 간격(V1, V2, V3)은 각각 약 10μV 이상 약 0.01V 이하일 수 있으나, 이에 제한되는 것은 아니다.
예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1, V2, V3)은 하기의 수학식 5로 주어질 수 있다.
수학식 5
Figure pat00010
Figure pat00011
Figure pat00012
제1 내지 제3 전압 함수(V1', V2', V3')는 각각 제1 내지 제3 전압 반도체 장치가 파괴될 때까지 인가되되, 이때 제1 내지 제3 전압 함수(V1, V2, V3)의 최댓값은 이때 제1 내지 제3 반도체 장치가 파괴되는 전압인 제1 내지 제3 파괴 전압들(Vbd1, Vbd2, Vbd3)보다 낮을 수 있다.
도 8은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위해 제1 내지 제3 반도체 장치에 인가될 수 있는 제1 내지 제3 전압 함수들(V1˝, V2˝, V3˝)을 도시한 그래프이다.
도 8을 참조하면 제1 내지 제3 전압 함수들(V1˝, V2˝, V3˝)은 초기시각(t0)에 인가되어 시간에 따라 변화하는 함수로 주어질 수 있다. 제1 내지 제3 전압 함수들(V1˝, V2˝, V3˝)은 단조 증가하는 구간을 포함하는 함수일 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 내지 제3 전압 함수들(V1˝, V2˝, V3˝)은 감소하는 구간을 포함할 수도 있다.
예시적인 실시 예들에 따르면 제1 내지 제3 전압 함수들(V1˝, V2˝, V3˝)는 계단형으로 단조 증가하는 함수일 수 있다. 제1 내지 제 3 전압 함수들(V1˝, V2˝, V3˝)은 각각 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3) 마다 함수 값이 증가할 수 있다. 예시적인 실시 예들에 따르면 제1 내지 제3 시간 간격들(Δt1, Δt2, Δt3)은 각각 약 1ms 이상 약 10s 이하일 수 있으나 이에 제한되는 것은 아니다.
예시적인 실시 예들에 따르면, 제1 전압 함수는 제1 시간 간격(Δt1)이 경과할 때 마다 제1 전압 간격(ΔV1)씩 증가할 수 있다. 제2 전압 함수는 제2 시간 간격(Δt2) 이 경과할 때 마다 제2 전압 간격(ΔV2)씩 증가할 수 있다. 제3 전압 함수는 제3 시간 간격(Δt3) 이 경과할 때 마다 제3 전압 간격(ΔV3)씩 증가할 수 있다. 제1 내지 전압 간격(ΔV1, ΔV2, ΔV3)은 각각 약 10μV 이상 약 0.01V 이하일 수 있으나, 이에 제한되는 것은 아니다.
예시적인 실시예들에 따르면 제1 내지 제3 전압 함수들(V1˝, V2˝, V3˝)은 각각 다음의 수학식 6으로 주어질 수 있다.
수학식 6
Figure pat00013
Figure pat00014
Figure pat00015
도 9는 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위해 반도체 장치에 인가될 수 있는 전압 함수를 도시한 그래프이다.
예시적인 실시예들에 따르면 복수개의 반도체 장치가 테스트될 수 있다. 복수개의 반도체 장치들 중 어느 하나인, 제i 반도체 장치(i는 1 이상 n이하의 정수)에 인가되는 제i 전압 함수(Vi)에 대하여, 전압이 인가되기 시작하는 시점으로 정의된 초기 시각(ti0) 이후 순차적으로 도래하되, 제i 전압 함수의 값이 바뀌는 일련의 시점들을 제i_1 내지 제i_5 시각(ti1, ti2, … ,ti5)으로 정의할 수 있다. 이웃한 시각 사이의 차이는 서로 다를 수 있다. 예컨대 제i_1 시각(ti1) 및 제i_2 시각(ti2)의 차이는 제i_2 시각(ti2) 및 제i_2 시각(ti3)의 시각의 차이와 다를 수 있다.
초기 시각(ti0)의 제i 전압 함수(Vi)의 값은 초기 전압(V0)으로 주어지고, 제1 내지 제5 시각(ti1, ti2,… ,ti5)에 대응 하여 각각 순서대로 제i_1 내지 제i_5전압(Vi1, Vi2,… ,Vi5)으로 변할 수 있다. 제i 함수는 단조 증가하는 구간을 포함할 수 있다. 제1 내지 제5 전압(Vi1, Vi2,… ,Vi5)은 순서대로 증가하는 값일 수 있다. 제i 전압 함수(Vi)의 최댓값은 제i 파괴 전압(보다 더 작을 수 있다. 제i 전압 함수(Vi)는 하기의 수학식 7에 의해 정의될 수 있다.
수학식 7
Figure pat00016
도 10은 예시적인 실시 예들에 따른 반도체 장치의 테스트 방법을 설명하기 위한 단면도이다.
도 10을 참조하면, 평가 대상이 되는 반도체 장치(20)는 자기 터널링 접합(Magnetic Tunneling Junction) 장치일 수 있다.
반도체 장치(20)는 서로 이격된 제1 및 제2 전극들(21, 22) 사이에 개재된 자기 접합 구조(10)를 포함할 수 있다. 자기 접합 구조(10)는 자유층(free layer)(11) 및 고정층(fixed layer)(13)과, 이들 사이에 개재된 터널 배리어(12)를 포함한다. 자유층(11)은 자유층(11)의 상면에 수직인 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 조건에 따라 가변적이다. 고정층(13)은 고정층(13)의 상면에 수직인 방향으로 자화 용이축을 가지고 자화 방향이 고정되어 있다.
자기 접합 구조(10)의 저항 값은 자유층(11)의 자화 방향에 따라 달라진다. 자유층(11)에서의 자화 방향과 고정층(13)에서의 자화 방향이 평행(parallel)일 때, 자기 접합 구조(10)는 낮은 저항값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(13)에서의 자화 방향과 고정층(11)에서의 자화 방향이 반평행(antiparallel)일 때, MTJ 구조(11)는 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다.
제1 전극(21)에 예컨대 접지 전위를 연결하고, 제2 전극(22)과 접지 전위 사이에 가변 전원(15)를 접속해 그 사이에 전압을 인가한다. 제1 전극(21)과 접지 전위 사이에 전류계(14)를 연결하여 전류 값을 측정할 수 있다. 이때 전류 값이 소정의 수치를 초과하는지 여부에 따라 반도체 장치(20)의 파괴를 판단할 수 있다.
종래의 반도체 장치 테스트 방법은 절연체의 계면에 위치한 반도체의 물성을 이용하는 방법과 축전기(Capacitor) 특성을 이용하는 방법이 있다. 이를 위해서, 분석을 위한 대형 면적을 가지는 반도체 장치를 제작하거나, 반도체 장치를 병렬로 연결하여 측정하였다. 하지만 저항 소자의 경우는 대형으로 제작하거나 병렬로 연결할 경우 저항이 급격하게 감소하여 정밀한 분석이 어려워지는 단점이 있다. 예시적인 실시 예들에 따른 반도체 장치 테스트 방법은 병렬로 연결하거나 또는 대형으로 제작할 필요 없이, 실제 사용되는 반도체 장치를 그대로 측정할 수 있어, 저항소자의 경우에도 통계적 분석을 가능하게 한다.
또한 도 10처럼 반도체 장치가 반도체-절연체-금속(Semiconductor-Insulatior-Metal, SIM) 구조인 아닌 달리 금속-절연체-금속(Metal-insulator-Metal, MIM) 구조인 경우 격자 결함 등의 분석을 통한 전기적 구조 결함의 분석이 불가능하였다. 예시적인 실시 예들에 따른 반도체 장치 테스트 방법에 의하면 높은 테스트 속도로 인해 다수의 반도체 장치를 테스트할 수 있고, 다수의 테스트 데이터를 바탕으로 전기적 결함구조의 분석까지 분석할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000: 반도체 장치 테스트 시스템, 1010: 반도체 장치 공정 시스템
1015: 반도체 장치, 1020: 공정 프로세서, 1030: 테스트 모듈,
1040: 테스트 데이터 분석 유닛, 1050: 이송 수단, 1070: 테스트 제어기
1090: 테스트 프로세서, V1, V2, V3: 전압 함수 S1, S2, S3: 스트레스
10: 자기 접합 구조, 11: 자유층, 12: 터널 배리어, 13: 고정층,
15: 가변 전원, 14: 전류계, 20 반도체 장치, 21, 22: 전극,

Claims (10)

  1. 반도체 장치의 수명을 테스트하는 방법에 있어서,
    실질적으로 동일한 제1 내지 제n 반도체 장치에 상기 제1 내지 제n 반도체 장치가 파손될 때까지 시간에 따라 변화하는 제1 내지 제n 전압 함수들을 각각 인가하는 단계;
    상기 제1 내지 제n 전압 함수들이 인가된 후 각각 상기 제1 내지 제n 반도체 장치가 파손되는 시점까지 상기 제1 내지 제n 반도체 장치에 각각 가해진 스트레스의 총량인 제1 내지 제n 스트레스를 계산하는 단계;및
    상기 제1 내지 제n 스트레스를 이용하여 상기 제1 내지 제n 반도체 장치의 수명을 계산하는 단계를 포함하는 반도체 장치 테스트 방법.
  2. 제1항에 있어서,
    상기 제1 내지 제n 스트레스는 실질적으로 동일한 것을 특징으로 하는 반도체 장치 테스트 방법.
  3. 제1항에 있어서,
    상기 제1 내지 제n 전압 함수는 시간에 따라 단조증가 하는 구간을 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
  4. 제1항에 있어서,
    상기 제1 내지 제n 전압 함수는 각각 순서대로 제1 내지 제n 전압 간격의 계단형으로 단조증가 하는 구간을 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
  5. 제4항에 있어서,
    상기 제1 내지 제n 전압 함수는 전구간에서 계단형으로 단조증가 하는 것을 특징으로 하는 반도체 장치 테스트 방법.
  6. 제1항에 있어서,
    상기 제1 내지 제n 전압 함수는 각각 순서대로 소정의 제1 시간 내지 제n 시간을 간격으로 변화하되 상기 제1 내지 제n 시간 간격 중 적어도 일부는 서로 다른 것을 특징으로 하는 반도체 장치 테스트 방법.
  7. 제6항에 있어서,
    상기 제1 내지 제n 시간 간격은 각각 1ms 이상 10s 이하인 것을 특징으로 하는 반도체 장치 테스트 방법.
  8. 제7항에 있어서,
    상기 제1 내지 제n 스트레스를 계산하는 단계는 하기의 제1 식을 만족하는 양의 실수인 상수 k에 대하여 상기 제1 내지 제n 스트레스가 실질적으로 동일한 값을 갖도록 하는 상기 상수 k를 찾는 단계를 포함하되,
    Figure pat00017
    (제1 식)
    Si는 제i 스트레스이고 Vi(t): 제i 전압 함수며, k: 상수이고 i는 1 이상 n 이하의 정수인 것을 특징으로 하는 반도체 장치 테스트 방법.
  9. 제8항에 있어서
    상기 제1 내지 제n 스트레스를 이용하여 제1 내지 제n 반도체 장치의 수명을 계산하는 것은 상기 제1 식에 상기 제1 내지 제n 반도체 장치가 동작하는 전압을 대입하여, 상기 제1 내지 제n 스트레스를 산출하는 시간을 계산하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
  10. 제1항에 있어서
    상기 제1 내지 제n 전압 함수의 최대 값은 상기 제1 내지 제n 반도체 장치의 파손 전압인 제1 내지 제n 파손 전압보다 작은 것을 특징으로 하는 반도체 장치 테스트 방법
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