CN112614791A - 一种反熔丝单元可靠性测试方法 - Google Patents

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Abstract

本发明属于反熔丝FPGA产品测试领域，具体说是一种反熔丝单元可靠性测试方法，可以在PCM测试时实现反熔丝FPGA门阵列的查空测试，以及时发现反熔丝FPGA产品的可靠性问题。在未对反熔丝单元编程前，通过对PAD点施加电压，测量反熔丝单元输出的电流，实现反熔丝单元的可靠性测试，包括以下步骤：将一组反熔丝阵列作为测试样管，分别将反熔丝阵列中的平行布线和垂直布线并联，每一个交点构成一个反熔丝单元；分别将并联的平行布线和垂直布线引出，并连接至PAD窗口；通过探针对PAD窗口施加电压，使电压施加在每个反熔丝单元上，读取反熔丝阵列输出电流；若输出电流小于电流阈值，则该测试样管可靠，反之则该测试样管不可靠。

Description

一种反熔丝单元可靠性测试方法
技术领域
本发明属于反熔丝FPGA产品测试领域，具体说是一种反熔丝单元可靠性测试方法，可以在PCM测试时实现反熔丝FPGA门阵列的查空测试，以及时发现反熔丝FPGA产品的可靠性问题。
背景技术
反熔丝FPGA为非易失性元件，具有保密性高、可靠性高、抗辐射能力强、能够在极端环境条件下使用等特点，广泛应用于通讯、计算机、工业控制、航空和其他电子系统中。
反熔丝FPGA的数据存储是通过施加电压将可编程布线资源中的反熔丝单元击穿实现的。反熔丝单元结构是一个两端器件，结构类似于三明治，由垂直布线和平行布线两个导电层和之间的绝缘层构成，如图1所示。未编程时，导电层由于绝缘层隔开，反熔丝断路。编程时，通过寻址编程电路定位到需要编程的反熔丝单元，通过外加高压的方式，使绝缘层两侧的导电层之间形成导电通路，反熔丝短路(熔通)。因此，在由反熔丝单元组成的可编程器件中，反熔丝单元存在两种状态，一种为未编程状态，即高阻状态，一种为已编程状态，即低阻状态。两种状态的单元同时存在于可编程器件中，通过对两种状态单元的加电、读取使电路逻辑功能得以实现。如果反熔丝单元中的介质层偏薄，在周围反熔丝点高压加载过程中，可能会出现损伤而漏电的现象，导致电路中出现不应该有的通路，造成器件失效。
目前对未编程的反熔丝单元的可靠性考核在中测阶段进行，采用行/列测试的方式，对每一个反熔丝单元施加器件工作电压进行测试。中测通常是在产品出厂后，由用户方进行，测试时间长、反馈周期慢，在存在异常情况时，不能及时发现产品的可靠性问题。
发明内容
本发明要解决的问题是在晶圆出厂前完成未编程的反熔丝单元在产品工作电压下的可靠性测试，提供一种查空测试结构，采用该结构可以在PCM测试时进行反熔丝单元在产品工作电压下的可靠性评估，及时发现不良品。
本发明为实现上述目的所采用的技术方案是：
一种反熔丝单元可靠性测试方法，在未对反熔丝单元编程前，通过对PAD点施加电压，测量反熔丝单元输出的电流，实现反熔丝单元的可靠性测试，具体包括以下步骤：
将一组反熔丝阵列作为测试样管，分别将反熔丝阵列中的平行布线和垂直布线并联，每一个交点构成一个反熔丝单元；
分别将并联的平行布线和垂直布线引出，并连接至PAD窗口；
通过探针对PAD窗口施加电压，使电压施加在每个反熔丝单元上，读取反熔丝阵列输出电流；
若输出电流小于电流阈值，则认为该测试样管可靠，反之则该测试样管不可靠。
所述平行布线为m行，所述垂直布线为n行，构成m*n个反熔丝单元并联。
所述反熔丝单元由垂直布线所在的上极板和平行布线所在的下极板两个导电层以及之间的绝缘层构成，通电后电压施加在两个导电层上。
所述测试样管中垂直布线和平行布线的数量与实际使用的反熔丝阵列相同。
若每个反熔丝单元的测试精度为A，则输出电流阈值为A*m*n。
所述该测试样管不可靠为以下情况：单组反熔丝阵列施加电压为反熔丝单元编程电压一半时，反熔丝阵列的漏电流大于电流阈值。
本发明具有以下有益效果及优点：
1.本发明减少反熔丝短流程工艺的研发周期。
2.减少反熔丝FPGA产品的测试成本。
附图说明
图1是反熔丝单元基本结构图；
图2是反熔丝单元的可靠性测试结构图。
具体实施方式
下面结合附图及实施例对本发明做进一步的详细说明。
取可编程布线资源中的一组反熔丝阵列作为测试样管，垂直布线和平行布线数量与产品中实际使用的反熔丝阵列相同。分别将平行布线和垂直布线用金属布线并联，并用PAD点引出。如图2所示，通过对PAD点施加电压压(可设置为反熔丝编程电压的一半)，通过测试输出漏电流的方式考核阵列中反熔丝单元的可靠性。
本发明提出了一种反熔丝单元的可靠性测试方法，通过此方法可以模拟反熔丝单元编程时，周围未编程反熔丝单元所承受的电压环境，评估本批次产品反熔丝隔离介质是否存在质量或均匀性问题，在PCM测试阶段评估产品的可靠性。所述可靠性测试方法可以实现反熔丝FPGA门阵列的PCM级查空测试，减少反熔丝短流程的研发和反熔丝FPGA产品的测试成本。
图2为本发明的测试结构图，该测试结构采用反熔丝FPGA布线结构中的一组阵列，将m行平行布线和n列垂直布线分别用金属布线连接，使阵列中所有的m*n个反熔丝单元并联。
在反熔丝阵列两段分别将并联的行、列平行布线引出，并连接至PAD窗口。PCM测试时，将晶圆片放置在测试用探针台上，将探针连接至反熔丝阵列的PAD窗口，通过与探针连接的测试系统将测试电压施加在反熔丝阵列中并联的每一个反熔丝单元的上、下极板上，读取反熔丝阵列输出电流评价反熔丝单元的可靠性。采用这种方式可以仅用两根探针同时对2500个反熔丝单元进行可靠性测试，便于评估反熔丝FPGA布线结构中反熔丝单元的质量和厚度均匀性。
在编程前，反熔丝单元具有较大的关态电阻，通常大于1GΩ。在所施加电压未达到编程电压时，单个反熔丝单元的漏电流通常在fA级。可根据所采用测试系统的精度设定单个反熔丝单元的漏电流合格范围。
如测试系统的测试精度为1pA，对50行、50列并联的反熔丝阵列进行测试。2500个反熔丝单元的漏电流计算方式如下：
2500*1pA＝2.5μA
即反熔丝阵列的漏电流应小于2.5μA。如果测试值略超过2.5μA，但未达到mA级，说明该反熔丝单元的隔离介质存在漏电情况，可能影响FPGA产品的可靠性，此时可结合单个反熔丝单元编程电压的测试结果对该批次产品进行质量评估，进行工艺优化。如果漏电流飙升至mA级，说明反熔丝阵列中有反熔丝单元在编程电压值一半的测试电压下被击穿，该批次产品的反熔丝介质加工工艺波动较严重，可能在反熔丝编程时造成周围反熔丝点被误编程，FPGA产品不能正常使用。
上述实例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (6)

1.一种反熔丝单元可靠性测试方法，其特征在于，在未对反熔丝单元编程前，通过对PAD点施加电压，测量反熔丝单元输出的电流，实现反熔丝单元的可靠性测试，具体包括以下步骤：
将一组反熔丝阵列作为测试样管，分别将反熔丝阵列中的平行布线和垂直布线并联，每一个交点构成一个反熔丝单元；
分别将并联的平行布线和垂直布线引出，并连接至PAD窗口；
通过探针对PAD窗口施加电压，使电压施加在每个反熔丝单元上，读取反熔丝阵列输出电流；
若输出电流小于电流阈值，则认为该测试样管可靠，反之则该测试样管不可靠。
2.根据权利要求1所述的一种反熔丝单元可靠性测试方法，其特征在于，所述平行布线为m行，所述垂直布线为n行，构成m*n个反熔丝单元并联。
3.根据权利要求1所述的一种反熔丝单元可靠性测试方法，其特征在于，所述反熔丝单元由垂直布线所在的上极板和平行布线所在的下极板两个导电层以及之间的绝缘层构成，通电后电压施加在两个导电层上。
4.根据权利要求1所述的一种反熔丝单元可靠性测试方法，其特征在于，所述测试样管中垂直布线和平行布线的数量与实际使用的反熔丝阵列相同。
5.根据权利要求1或2所述的一种反熔丝单元可靠性测试方法，其特征在于，若每个反熔丝单元的测试精度为A，则输出电流阈值为A*m*n。
6.根据权利要求1所述的一种反熔丝单元可靠性测试方法，其特征在于，所述该测试样管不可靠为以下情况：单组反熔丝阵列施加电压为反熔丝单元编程电压一半时，反熔丝阵列的漏电流大于电流阈值。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114113991A (zh) * 2021-11-19 2022-03-01 中国电子科技集团公司第五十八研究所 一种反熔丝型fpga反熔丝查空测试设计电路以及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923672A (en) * 1997-06-04 1999-07-13 Micron Technology, Inc. Multipath antifuse circuit
DE10057435C1 (de) * 2000-11-20 2002-05-23 Infineon Technologies Ag Leckstrom-Regelung für Feldeffekttransistoren
CN106324474A (zh) * 2015-06-24 2017-01-11 华晋书 一种针对反熔丝fpga测试烧录系统
US20190157347A1 (en) * 2017-11-20 2019-05-23 SK Hynix Inc. Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923672A (en) * 1997-06-04 1999-07-13 Micron Technology, Inc. Multipath antifuse circuit
DE10057435C1 (de) * 2000-11-20 2002-05-23 Infineon Technologies Ag Leckstrom-Regelung für Feldeffekttransistoren
CN106324474A (zh) * 2015-06-24 2017-01-11 华晋书 一种针对反熔丝fpga测试烧录系统
US20190157347A1 (en) * 2017-11-20 2019-05-23 SK Hynix Inc. Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114113991A (zh) * 2021-11-19 2022-03-01 中国电子科技集团公司第五十八研究所 一种反熔丝型fpga反熔丝查空测试设计电路以及方法

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