JP4623807B2 - 半導体素子の電圧計測装置および電圧計測方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MIS構造の半導体素子の絶縁破壊電圧を計測する装置および方法並びにその測定装置に関するものである。
【0002】
【従来の技術】
図9に示すようにシリコン基板などの半導体基板2上に、酸化膜などの絶縁膜3を形成しこの絶縁膜3上に電極4を形成したMIS(Metal-Insulator-Semiconductor)構造の半導体素子1はMOS構造のトランジスタなどとして使用される。MIS構造の半導体素子1の絶縁膜3の品質の評価法の一つに、TZDB(Time Zro-Dielectric Break down)法がある。
【0003】
図9はTZDB法で絶縁膜3の品質を評価するために用いられる測定装置を示している。すなわちこの測定装置では半導体素子1が測定対象の試料(以下MIS試料という)1として試料台5上に載置される。そして試料台5とMIS試料1の電極4との間に電源6が電気的に接続され、電源6から探針(プローブ)7を介して電極4に電圧(以下外部電圧という)が印加される。外部電圧値Vは電圧計8で測定される。またMIS試料1に通電される電流の電流値iは電流計9で測定される。電源6から電極4に印加される電圧は図示しないコントローラによって制御される。
【0004】
TZDB法は図10の特性100に示すようにMIS試料1の電極4に印加する電圧を単位時間(たとえば0.2s)ごとにステップ状に段階的に(たとえば1.25Vづつ)、最大印加電圧(たとえば37.5V)に至るまで上昇変化させていき、各ステップの終端101で外部電圧値VとMIS試料1に通電される電流値iを測定し、電流が急激に上昇したときの外部電圧値Vをもって絶縁膜3の絶縁破壊電圧値とする計測方法のことである。なお絶縁破壊電圧Vbdは必要に応じて下記(20)式に基づいて絶縁破壊電界値Ebdに換算される。
【0005】
Ebd=Vbd/dox …(20)
ただしdoxは絶縁膜3の厚さ(たとえば25nm)である。この式ではフラットバンド電圧は無視している。
【0006】
図11は外部電圧Vと電流iとの関係を示している。MIS試料1は図示するような電圧−電流特性104を備えている。
【0007】
絶縁破壊電圧の計測はつぎの(1)、(2)で示すいずれかの方法で行われる。
【0008】
(1)絶縁破壊を判定するための判定電流値ic(たとえば2E−2A)が設定される。たとえば外部電圧VがVaに達したときに110で示すように絶縁破壊が生じ電流が判定電流値icを超えたならば、そのときの外部電圧値Vaを絶縁破壊電圧値とする。また外部電圧VがVbに達したときに111で示すように絶縁破壊が生じ電流が判定電流値icを超えたならば、そのときの外部電圧値Vbを絶縁破壊電圧値とする。
【0009】
(2)電圧−電流特性104の傾きが急峻に変化した時点の電圧を絶縁破壊電圧とみなす。
【0010】
この結果絶縁破壊電圧値が高い場合には絶縁膜3の絶縁耐圧が良好と評価し、絶縁破壊電圧値が低い場合には絶縁膜3の絶縁耐圧が不良と評価する。
【0011】
しかし図9に示すMIS試料1においては絶縁膜3で電圧降下が生じるのみならず、絶縁膜3以外の部分でも電圧降下が生じる。すなわち電極4、半導体基板2、試料1の裏面と試料台5の接触部がそれぞれもっている直列抵抗成分12(図9で破線にて仮想的に示す)によっても電圧降下が生じる。この直列抵抗成分12を寄生抵抗という。この直列抵抗成分12の大小いかんは絶縁破壊電圧の計測に影響を与える。これを図12、図13を参照して説明する。
【0012】
図12は絶縁膜3にかかる電界Eと電流iとの関係を示している。MIS試料1は図示するような電界−電流特性112を備えている。
【0013】
同図12に示すようにMIS試料1に通電される電流iは様々な要因による電流の和で表される。低電界の領域では絶縁膜3に対する充電、電極4の周辺からのリークなどによる電流成分113が支配的となる。これに対して高電界の領域ではファウラ−ノルドハイム(Fowler-Nordheim)トンネル電流の成分109が支配的となる。以下適宜FNトンネル電流と略称する。
【0014】
ファウラ−ノルドハイムトンネル電流IFNはつぎの式(これをファウラ−ノルドハイムトンネル電流式と定義する)で表される。
【0015】
IFN=CEI 2exp(−B/EI) …(1)
ここで、C、Bは次式で表される。
【0016】
…(2)
である。ただしEI は絶縁膜3にかかる電界で、dは絶縁膜3の厚さで、qは電子の電荷で、hはプランク定数で、φB は電子に対する絶縁膜3の障壁高さで、mは電子の有効質量である。
【0017】
図13はMIS試料1の電圧−電流特性を、直列抵抗成分12が大きい場合の特性104(実線にて示す)と小さい場合の理想的な特性114(破線にて示す)とを比較して示している。
【0018】
MIS試料1における外部電圧Vは、次式で示すように、絶縁膜3による電圧降下VI とその他の直列抵抗成分12による電圧降下Vg、Vsub、VBC
との和で表される。
【0019】
V=VI+Vg+Vsub+VBC …(3)
ただしVgは電極4の持つ抵抗による電圧降下で、Vsubは半導体基板2の持つ抵抗による電圧降下で、VBC はMIS試料1の裏面と試料台5との接触部の抵抗による電圧降下である。
【0020】
外部電圧Vが高い領域では絶縁膜3をとおしてFNトンネル電流が流れ、絶縁膜3のもつ抵抗に対して相対的に直列抵抗成分12の影響が大きくなる。このため高電圧(高電界)領域では、図13に示すように直列抵抗成分12の大きい場合(実線)と小さい場合(破線)とで特性が大きく異なってしまう。
【0021】
複数のMIS試料1を評価する場合、複数の試料間で直列抵抗成分12の大きさが常に同じとみなせるのであれば、実際に測定される特性104がたとえ理想的な特性114からかけ離れていたとしても、直列抵抗成分12による影響は各試料間で共通であるので絶縁膜3の良否の判定を同じ基準で行うことができる。しかしながら複数の試料間で直列抵抗成分12の大きさが互いに異なる場合には、直列抵抗成分12による影響は各試料間で互いに異なり実際に得られる特性104がばらつくので絶縁膜3の良否の判定を同じ基準で行うことはできない。つまり各試料間で高電界領域における絶縁破壊電圧の大小を比較したり各試料を定量的に評価することはできない。
【0022】
図14は図15(a)、(b)、(c)にそれぞれ示す直列抵抗成分12の大きさが異なる試料115、116、117間で電圧−電流特性を実際に測定した結果を示している。
【0023】
図15(a)、(b)、(c)に示す各試料115、116、117は絶縁膜3が厚さ25nmのシリコン酸化膜で共通しており、電極4についても厚さ400nmの低抵抗多結晶シリコン電極で共通している。しかし半導体基板2については各試料115、116、117間で厚さ、抵抗率などが異なっており、直列抵抗成分12の大きさが異なっている。
【0024】
このため図14に示すように各試料115、116、117毎に実際に得られる特性がばらつき、絶縁膜3の良否の判定を同じ基準で行うことはできない。
【0025】
そこで高電圧領域における寄生抵抗の影響を無視できる判定方法が、つぎの文献に記載されている。すなわち「ASTM F1771-97゛Standard Test Method for Evaluating Gate Oxide Integrity by Voltage Ramp Technique゛」には、寄生抵抗が事実上無視できるような低電圧つまりシリコン酸化膜にかかる電界にして8MV/cm以下で絶縁破壊が発生した場合には絶縁耐圧不良と判定し、それ以上の耐圧をもつ場合には絶縁耐圧良好(合格)と判定するという方法が記載されている。しかしこの文献には寄生抵抗が無視できないような高電圧の領域で判定を定量的に行う方法については記載されていない。
【0026】
また直列抵抗成分12を別途測定し、その測定結果を用いて絶縁破壊電圧値を補正して判定を同じ基準で行い判定を定量的に行うことも考えられる。しかし直列抵抗成分12を別途測定することにした場合には評価のプロセスが複雑となるという問題が発生する。また以下に述べる公報記載の発明と同様の問題が発生する。
【0027】
ここに特開平6−334015号公報には、TZDB法によって低電界領域で測定された電圧値と電流値を用いてFNトンネル電流式を求め、高電界領域で実測された電流値をFNトンネル電流式に代入することによって酸化膜にかかる真の電界値を求めるという発明が記載されている。
【0028】
しかしこの公報には、図16(a)に示すようにTZDB法によって低電界領域のみならず高電界領域においても外部電圧値Vを段階的にステップ状に上昇変化させていく点しか記載されていない。図16(b)は低電界領域のみならず高電界領域においても外部電圧値を段階的にステップ状に上昇変化させていった場合の時間tと電界Eとの関係を示している。同図16(b)は各MIS試料間で直列抵抗成分12の大きさが異なる場合の特性を比較して示す図であり、実線で示す特性118は直列抵抗成分12が大きい場合であり、破線で示す特性は直列抵抗成分12が小さい場合である。この図から明らかなように、高電界領域では外部電圧を同じ上昇率で上昇させていったとして直列抵抗成分12の大きさが異なる試料間で電界Eの上昇率が異なってしまう。このため直列抵抗成分12の大きさの異なる試料間で、絶縁破壊に至るまでの測定結果を統一的に扱えないという問題が発生する。
【0029】
ところで図1に示すようにMIS試料1の電極4には、絶縁膜3上にCVD法(化学的気相堆積法)で堆積させ不純物をドープした多結晶シリコンが広く用いられる。そこで図示するように多結晶シリコン電極4の面内の一点に探針7を電気的に接触させて絶縁破壊電圧を計測する際には、上述した直列抵抗成分12による電圧降下の影響のみならず電極面の横方向の抵抗成分による電圧降下の影響をも受けることになる。すなわち電極4の面内で探針7の接触点と絶縁破壊が生じた点とが離れている場合には、その離間距離に応じて抵抗成分が発生し、これに応じて電圧降下が生じ、この電圧降下が絶縁破壊電圧の計測結果に影響を与える。
【0030】
この電極面における横方向の抵抗成分による電圧降下の影響を抑えるために、多結晶シリコン電極4の上に、低抵抗の金属膜を形成して電極を二重にして測定することが考えられる。しかしこの方法によると試料を作成する工程が複雑となり時間を要するという問題が発生する。したがって電極自体は簡易な方法で作成される電極を用いることが望ましい。
【0031】
【発明が解決しようとする課題】
そこで本発明は、直列抵抗成分12の大きさの異なる試料間で絶縁破壊に至るまでの測定結果を統一的に扱えるようにすることを第1の解決課題とするものである。
【0032】
また本発明は、半導体素子の電圧または電流を測定する測定装置において、試料を作成する工程を複雑にすることなく、電極面の横方向における電圧降下の影響を受けることのない測定を行えるようにすることを第2の解決課題とするものである。
【0033】
【課題を解決するための手段および効果】
そこで、第1発明では、第1の解決課題を達成するために、
半導体基板上に絶縁膜を形成しこの絶縁膜上に電極を形成した半導体素子の前記電極に外部より電圧を印加し、この外部電圧を上昇変化させる毎に当該外部電圧値と前記半導体素子に通電される電流値を測定することにより、前記絶縁膜の絶縁破壊電圧を計測するようにした半導体素子の電圧計測装置において、
前記半導体素子に通電される電流が、ファウラ−ノルドハイムトンネル電流式にしたがって変化し、かつ前記絶縁膜以外の寄生抵抗が無視できる所定電圧値まで前記外部電圧を上昇変化させ、当該外部電圧値と電流値を測定する第1の測定手段と、
前記第1の測定手段によって測定された外部電圧値と電流値に基づいて、前記半導体素子についてのファウラ−ノルドハイムトンネル電流式を演算する第1の演算手段と、
前記所定電圧値になったときの電流値から更に電流を所定の比率で段階的に上昇変化させる毎に当該電流値と外部電圧値を測定し、外部電圧値が急激に減少したときの電流値を絶縁破壊時電流値として測定する第2の測定手段と、
前記第2の測定手段によって測定された絶縁破壊時電流値に対応する絶縁破壊電圧値を、前記第1の演算手段で演算されたファウラ−ノルドハイムトンネル電流式から演算する第2の演算手段と
を具えたことを特徴とする。
【0034】
第1発明を図1、図2、図3、図4を参照して説明する。
【0035】
第1発明によれば、半導体素子1に通電される電流iが、ファウラ−ノルドハイムトンネル電流式(IFN=CEI 2exp(−B/EI))にしたがって変化し、かつ絶縁膜3以外の寄生抵抗12が無視できる所定電圧値αまで外部電圧Vを上昇変化させ、当該外部電圧値Vと電流値iを測定する。
【0036】
そして測定された外部電圧値Vと電流値iに基づいて、半導体素子1についてのファウラ−ノルドハイムトンネル電流式を演算する。これにより図4で破線で示す理想曲線109が求められる。
【0037】
つぎに所定電圧値αになったときの電流値から更に電流iを図2(b)に示すように所定の比率で段階的に上昇変化させる毎に当該電流値iと外部電圧値Vを測定し、外部電圧値Vが急激に減少したとき、つまり直線108で示すように絶縁破壊が生じたときの電流値を絶縁破壊時電流値として測定する。
【0038】
つぎに、この測定された絶縁破壊時電流値に対応する絶縁破壊電圧値Vbdつまり理想曲線109と直線108との交点の電圧値Vbdを、ファウラ−ノルドハイムトンネル電流式から演算する。
【0039】
第1発明によれば、測定された絶縁破壊時電流値に対応する絶縁破壊電圧値Vbdを、ファウラ−ノルドハイムトンネル電流式から演算するようにしているので、真の絶縁破壊電圧値Vbdを求めることができる。また図2(b)に示すように高電界領域において電流値iを所定の比率で段階的に上昇変化させるようにしているので、高電界領域では絶縁膜3にかかる電界Eを所定の比率で上昇させることができる。このため図16(b)に示す従来技術のように直列抵抗成分12の大きさが異なる試料間で電界Eの上昇率が異なってしまうことはない。このため直列抵抗成分12の大きさの異なる試料間で、絶縁破壊に至るまでの測定結果を統一的に扱うことができるという効果が得られる。
【0040】
また第2発明は第1発明において、
前記第1の測定手段は、外部電圧を所定の比率で段階的に上昇変化させ、段階的に所定の比率で外部電圧を上昇変化させる毎に当該外部電圧値と電流値を測定し、測定された電流値が急激に上昇した場合には、この電流値に対応する外部電圧値を絶縁破壊電圧値とすること
を特徴とする。
【0041】
第3発明は第1発明の装置の発明を方法の発明に置換したものである。
【0042】
第4発明は第2発明の装置の発明を方法の発明に置換したものである。
【0043】
また第5発明は第1発明または第2発明において、第2の解決課題を達成するために、
前記電極の面内の複数点で電気的に接触する複数の接触子を介して前記電極に外部電圧を印加すること
を特徴とする。
【0044】
第5発明を図1(b)を参照して説明する。
【0045】
第5発明によれば、電極4の面内の複数点で電気的に接触する複数の接触子7a、7b、7c、7dを介して電極4に外部電圧Vを印加するようにしているので、電極面の横方向における電圧降下の影響を受けることなく電圧または電流を測定することができる。また電極を二重にして電極面の横方向の抵抗成分による電圧降下の影響を抑える必要がないので、試料1を作成する工程が複雑にならない。
【0046】
第6発明は第2の解決課題を達成するために、
半導体基板上に絶縁膜を形成しこの絶縁膜上に電極を形成した半導体素子の前記電極の面内で接触子を電気的に接触させ、この接触子を介して外部より前記電極に電圧を印加したときの外部電圧値または前記半導体素子に通電される電流値を測定するようにした半導体素子の測定装置において、
前記電極の面内の複数点で電気的に接触するように前記接触子を複数設けたこと
を特徴とする。
【0047】
第6発明は第5発明を独立の請求項としたものである。
【0048】
【発明の実施の形態】
以下本発明の実施の形態について図面を参照して説明する。なお本実施形態ではP型シリコン基板を半導体基板2とするMIS試料1を想定する。
【0049】
図1(a)は実施形態の第1の測定装置を示す図であり、図1(b)は実施形態の第2の測定装置を示す図である。
【0050】
図1に示すようにMIS試料1は、P型シリコンからなる半導体基板2上に、シリコン酸化膜からなる絶縁膜3を形成しこの絶縁膜3上に、低抵抗多結晶シリコンからなる電極4を形成して、構成されている。
【0051】
MIS試料1を作成する工程を図5、図6、図7を参照して説明する。
【0052】
(工程1)図7に示すように、たとえば直径200mmのP型シリコン基板2が酸化性雰囲気中で熱処理される。P型シリコン基板2の抵抗率はたとえば10Ω・cmで、厚さはたとえば725μmである。そしてP型シリコン基板2の表面にたとえば厚さ25nmのシリコン酸化膜が絶縁膜3として成長される。
【0053】
(工程2)つぎにLPCVD法によって多結晶シリコン膜が堆積される。この多結晶シリコン膜にガス拡散によってリンがドーピングされる。
【0054】
(工程3)つぎにフォトリソグラフィーによって多結晶シリコン膜をたとえば2.5mm×4mm(縦×横)のサイズの電極4に整形する。こうして低抵抗多結晶シリコンの電極4が形成される。電極4の抵抗率はたとえば1.6E−3Ω・cmで、厚さはたとえば400nmである。
【0055】
上記(工程1)、(工程2)、(工程3)が終了した時点のMIS試料1の断面構造を図5(a)に示している。またP型シリコン基板2の裏面にアルミを真空蒸着によって堆積したMIS試料1も図5(b)に示すように作成される。この裏面アルミ蒸着のMIS試料1の場合には、MIS試料1の裏面と試料台5との間の接触抵抗が下がり、直列抵抗成分12を小さくすることができる。
【0056】
図6は2.5mm×4mm(縦×横)のサイズの電極4を有する4つのMIS試料1が配置されたTEG(テストエレメントグループ)11を示している。後述するようにTEG11の4つのMIS試料1はそれぞれ異なる測定条件で絶縁破壊電界Eが計測される。測定条件を区別するためにTEG11上の各MIS試料を1a、1b、1c、1dとする。
【0057】
図7に示すように図6のTEG11は1枚のP型シリコン基板2の面内に72個作成される。したがって全体で72×4=288個のMIS試料1が作成される。
【0058】
MIS試料1は試料台5上に載置されている。試料台5とMIS試料1の電極4との間に電源6が電気的に接続され、電源6から1本の探針(プローブ)7を介して電極4に外部電圧が印加される。外部電圧値Vは電圧計8で測定される。またMIS試料1に通電される電流の電流値iは電流計9で測定される。電源6から電極4に印加される電圧は図示しないコントローラによって制御される。
【0059】
図1(b)に示す第2の測定装置の場合は、電源6に対して4本の接触子7a、7b、7c、7dが電気的に並列に接続される。そして4本の7a、7b、7c、7dが電極4の面内の複数点で電気的に接触している。接触子7a、7b、7c、7dは1.5mmの間隔で隣接するように配置されている。第2の測定装置によれば、4本の接触子7a、7b、7c、7dを介して電極4に外部電圧Vを印加するようにしているので、電極面の横方向における電圧降下の影響を受けることなく電圧または電流を測定することができる。また電極を二重にして電極面の横方向の抵抗成分による電圧降下の影響を抑える必要がないので、従来のように試料1を作成する工程が複雑にならない。
【0060】
つぎに図1(a)または(b)に示す測定装置を用いてMIS試料1の絶縁膜3の絶縁破壊電界を計測する処理手順について説明する。
【0061】
図2(a)、(b)は外部電圧Vおよび電流iを測定する処理手順を示している。測定装置の図示しないコントローラは図2(a)、(b)で示すような特性100、102で外部電圧、電流が所定の比率で上昇変化するように外部電圧を制御する。
【0062】
(測定過程1)図2(a)に特性100で示すようにTZDB法と同様に、MIS試料1の電極4に印加する電圧を単位時間(たとえば0.2s)ごとにステップ状に段階的に(たとえば1.2Vづつ)、最大印加電圧α(たとえば25V)に至るまで上昇変化させていき、各ステップの終端101で外部電圧値VとMIS試料1に通電される電流値iを測定する。
【0063】
図11は外部電圧Vと電流iとの関係を示している。MIS試料1は図示するような電圧−電流特性104を備えている。同図11に示すように最大印加電圧αはMIS試料1の寄生抵抗12の影響が無視でき、かつMIS試料1に通電される電流iに対してFNトンネル電流が支配的となる、つまり電圧−電流特性がFN電流式(IFN=CEI 2exp(−B/EI))にしたがって変化する所定の電圧値に設定される。最大印加電圧αは絶縁膜3の種類、厚さ等に影響されるので、実験結果に基づいて設定される。
【0064】
測定過程1では図3に矢印105で示す電圧−電流特性が得られる。
【0065】
(測定過程2)つぎに図2(b)に102で示すように最大印加電圧値αになったときの電流値I(v=α)から更に電流iを単位時間(たとえば0.05s)ごとにステップ状に段階的に(たとえば1.26)、比率C1(たとえば1.26)で、最大電流(たとえば0.1A)または最大電圧(たとえば60V)に至るまで上昇変化させていき、各ステップの終端103で電流値iと外部電圧値Vを測定する。
【0066】
すなわちC1を定数とし、nをステップの番号(n=1、2、3…n、n+1…)として、電流I1、I2、I3…In、In+1が下記(4)式に示される関係で順次変化するようにMIS試料1に電流iが通電される。
【0067】
In+1/In=C1 …(4)
また(4)式の代わりに下記(5)式に示される関係でMIS試料1に電流iを通電させてもよい。
【0068】
ΔI/In=C2 …(5)
ここでC2は定数で、ΔIはIn+1−Inである。
【0069】
(4)式に従い電流iを変化させるときの1番目のステップ(n=1)の電流In=1は下記(6)式に示す値となり、(5)式に従い電流iを変化させるときの1番目のステップ(n=1)の電流In=1は下記(7)式に示す値となる。
【0070】
In=1=C1・I(v=α) …(6)
In=1=(C2+1)・I(v=α) …(7)
測定過程2で最大電流(たとえば0.1A)または最大電圧(たとえば60V)に達したときをもって測定終了とする。測定過程2では図3に矢印106で示す電圧−電流特性が得られる。
【0071】
図3、図4は測定過程1、2の測定結果を解析処理する手順を示している。測定装置の図示しないコントローラでは下記の解析処理が実行される。
【0072】
(解析過程1)測定過程1の判定電流icが図11と同様に設定される。測定過程1の測定中に、測定電流値iが判定電流値icに達した場合には、そのときの測定外部電圧Vを絶縁破壊電圧値Vbd1とする。
【0073】
絶縁破壊電圧Vbd1は必要に応じて下記(8)式に基づいて絶縁破壊電界Ebdに換算される。
【0074】
Ebd=|Vbd−VFB|/d …(8)
ここでdは絶縁膜3の厚さであり、VFBはフラットバンド電圧である。フラットバンド電圧VFBとは絶縁膜3がフラットバンド条件になる電圧のことであり、電極4とシリコン基板2の仕事関数差、絶縁膜3中の電荷分布等で定まり、MIS試料1の容量−電圧特性を別途測定することによって求められる。絶縁破壊電圧Vbdと比較してフラットバンド電圧VFBが十分小さい場合にはこのフラットバンド電圧VFBを(8)式で無視することができる。
【0075】
測定過程1で測定電流値iが判定電流値icに達した場合には、解析処理はこれで終了する。
【0076】
また測定過程1で測定電流値iが判定電流値icに達しない場合には解析処理はつぎの解析過程2に移行する。
【0077】
(解析過程2)つぎに測定過程1の測定結果に基づいて上記(1)式のFN電流式(IFN=CEI 2exp(−B/EI))が演算される。具体的には図3において外部電圧値Vがγ≦V≦δの範囲の測定結果を(1)式に回帰させて、係数B、Cが求められる。ただしβ≦γ≦δ≦αなる関係があるものとする。ここでβは電流iのうちFNトンネル電流成分が支配的となる外部電圧下限値である。βは絶縁膜3の種類、厚さ、電極4の面積/周辺長など試料1の構造等の種々の条件に影響されるので、実験的に予め求められる。またγ、δはたとえばγ=20V、δ=α=25Vに設定される。
【0078】
測定電流値iを(1)式に代入して絶縁膜3にかかる電界EIが求められる。(1)式の電界EIと外部電圧Vとの関係は下記(9)式のように表され、(9)式から電界EIに対応する外部電圧Vが求められる。
【0079】
EI=|V−VFB|/d …(9)
外部電圧Vと比較してフラットバンド電圧VFBが十分小さい場合にはこのフラットバンド電圧VFBを(9)式で無視することができる。
【0080】
以上により図4に示すように電圧−電流特性の理想的な特性つまり直列抵抗成分12の影響のない特性109が破線で示すごとく得られる。
【0081】
(解析過程3)解析過程3で得られた理想的な特性109は図4に示すように、実測値の特性(実線)と重ね合わせられる。
【0082】
測定過程2の測定中に、測定電圧値Vが直線108で示すように急減に減少したときには、絶縁破壊が生じたものと判断し、そのときの測定電流値iを絶縁破壊時電流値iとして(1)式に代入することによって絶縁破壊電界Ebdが求められる。なお絶縁破壊時に実測された外部電圧値はVbd2であるが、これは真の絶縁破壊電圧ではない。
【0083】
(1)式の絶縁破壊電界Ebdと絶縁破壊電圧Vとの関係は下記(10)式のように表され、(10)式から絶縁破壊電界Ebdに対応する絶縁破壊電圧Vbd3が求められる。
【0084】
Ebd=|Vbd3−VFB|/d …(10)
絶縁破壊電圧Vbd3と比較してフラットバンド電圧VFBが十分小さい場合にはこのフラットバンド電圧VFBを(10)式で無視することができる。
【0085】
具体的には測定された絶縁破壊時電流値iに対応する絶縁破壊電圧値Vbd3が、理想曲線109と実測の直線108との交点を読み取ることで求められる。
【0086】
以上のように本実施形態によれば、測定された絶縁破壊時電流値iに対応する絶縁破壊電圧値Vbd3を、ファウラ−ノルドハイムトンネル電流式から演算するようにしているので、真の絶縁破壊電圧値Vbd3を求めることができる。また図2(b)に示すように高電界領域において電流値iを所定の比率C1またはC2で段階的に上昇変化させるようにしているので、高電界領域では絶縁膜3にかかる電界Eを所定の比率で上昇させることができる。このため図16(b)に示す従来技術のように直列抵抗成分12の大きさが異なる試料間で電界Eの上昇率が異なってしまうことはない。このため直列抵抗成分12の大きさの異なる試料間で、絶縁破壊に至るまでの測定結果を統一的に扱うことができる。したがって本実施形態によれば直列抵抗成分12の大小にかかわりなく高電界領域で絶縁膜3で生じる絶縁破壊を定量的に評価することができる。
【0087】
また本実施形態では、図2(a)に示すように低電界領域の測定過程1において、電圧Vを段階的に上昇変化させている。これは低電界領域では電流iを段階的に上昇変化させたとしても電流が微小な量しか変化せずに測定装置のレスポンスによって測定時間が長くかかるからである。しかし低電界領域の測定過程1においても、高電界領域の測定過程2と同様にして、電流iを段階的に上昇変化させるように電圧を制御してもよい。
【0088】
また図1(b)に示す第2の測定装置を用いて計測を行った場合には、第1の測定装置を用いた場合と比較して、電極面における接触子7a〜7dの接触点と絶縁破壊点との距離を短くすることができる。接触子の数を増やすことで更に距離を短くすることができる。このため電極面の横方向における電圧降下の影響を受けることなく電圧または電流を測定することができる。したがって電極4の面に対して垂直な方向の直列抵抗成分12のみならず横方向の直列抵抗成分をも減少させることができるので、異なる試料間の評価の精度を更に向上させることができる。
【0089】
つぎに実施形態と従来技術の効果の差について図8を参照して説明する。ここで実施形態の測定法とは、図1(b)に示すように4本の接触子7a〜7dを備えた第2の測定装置を用いて、図2(a)、(b)で説明したように高電界領域では電流を段階的に上昇変化させていくという測定法のことである。また従来技術の測定法とは、図1(a)に示すように1本の接触子7を備えた第1の測定装置を用いて、図10に示すようにTZDB法により高電界領域に至るまで外部電圧を段階的に上昇変化させていく測定法のことである。
図6に示す測定条件の異なるMIS試料1a、1b、1c、1dについて絶縁破壊電界Ebdを計測した結果を図8(a)、(b)、(c)、(d)にそれぞれヒストグラムにて示す。図8の各ヒストグラムの横軸は絶縁破壊電界Ebdであり、縦軸は試料個数である。
【0090】
図8(a)は図5(a)に示すように、裏面アルミ蒸着の無いMIS試料1aについて、従来技術の測定法を用いて計測した結果を示す。
【0091】
図8(b)は同じく図5(a)に示す裏面アルミ蒸着無しのMIS試料1bについて、実施形態の測定法を用いて計測した結果を示す。
【0092】
図8(c)は図5(b)に示すように、裏面アルミ蒸着のあるMIS試料1cについて、従来技術の測定法を用いて計測した結果を示す。
【0093】
図8(b)は同じく図5(b)に示す裏面アルミ蒸着ありのMIS試料1dについて、実施形態の測定法を用いて計測した結果を示す。
【0094】
図8(a)と図8(b)を比較すると、従来技術の測定法で得られたヒストグラム(図8(a))は実施形態の測定法で得られたヒストグラム(図8(b))と比較して、直列抵抗成分12の影響を受けているため試料個数を示す山が高電界領域側にシフトしている。
【0095】
また裏面アルミ蒸着無しの試料1a、1bについて得られたヒストグラム(図8(a)、(b))と裏面アルミ蒸着有りの試料1c、1dについて得られたヒストグラム(図8(c)、(d))をそれぞれ比較すると、裏面アルミ蒸着有りの試料1c、1dの方が、直列抵抗成分が小さいので、試料個数を示す山は低電界領域側にシフトしているのがわかる。
【0096】
また従来技術の測定方法で得られたヒストグラム(図8(a)、(c))と実施形態の測定方法で得られたヒストグラム(図8(b)、(d))をそれぞれ比較すると、実施形態の測定方法の方が、試料間で直列抵抗成分12の大小の影響を受けないので、試料個数を示す山がばらつかずに大きなピーク値をもっているのがわかる。この結果から本発明によれば、直列抵抗成分12の大小にかかわりなく高電界領域で絶縁膜3で生じる絶縁破壊を定量的に評価できることがわかる。
【0097】
なお以上説明した実施形態では4本の接触子7a〜7dを備えた第2の測定装置を、絶縁破壊電圧(電界)の計測に使用する場合を想定した。しかし第2の測定装置はTDDB法で絶縁破壊寿命を計測する際に使用してもよい。
【図面の簡単な説明】
【図1】図1(a)は第1の測定装置を示す図であり、図1(b)は第2の測定装置を示す図である。
【図2】図2(a)は実施形態の測定過程1において外部電圧が段階的に上昇変化する様子を示す図で、図2(b)は測定過程2において電流が段階的に上昇変化する様子を示す図である。
【図3】図3は実施形態の外部電圧と電流の関係を示す図である。
【図4】図3は実施形態の外部電圧と電流の関係を示す図であり、FN電流式から真の絶縁破壊電圧を求める処理を説明する図である。
【図5】図5(a)、(b)は実施形態のMIS試料の断面をそれぞれ示す図である。
【図6】図6は実施形態のTEGを示す図である。
【図7】図7は実施形態のP型シリコン基板を示す図である。
【図8】図8(a)、(b)、(c)、(d)は絶縁破壊電界と試料個数の関係を示す図で、実施形態と従来技術の効果上の差を説明する図である。
【図9】図9は従来の測定装置を示す図である。
【図10】図10はTZDB法を説明する図である。
【図11】図11は外部電圧と電流の関係を示す図で、絶縁破壊の判定を説明する図である。
【図12】図12は絶縁膜にかかる電界と電流の関係を示す図で、高電界領域でFNトンネル電流が支配的になる様子を説明する図である。
【図13】図13は外部電圧と電流の関係を示す図で、高電界領域で直列抵抗成分の影響を受けることを説明する図である。
【図14】図14は外部電圧と電流の関係を示す図で、直列抵抗成分の大きさの異なる各試料間で電圧−電流特性が異なることを説明する図である。
【図15】図15(a)、(b)、(c)は直列抵抗成分の大きさの異なる各試料の断面構造をそれぞれ示す図である。
【図16】図16(a)は時間と外部電圧の関係を示す図であり、また図16(b)は時間と絶縁膜にかかる電界の関係を示す図で、直列抵抗成分の大きさによって高電界領域で電界のステップごとの高さが異なることを説明する図である。
【符号の説明】
1 MIS試料(半導体素子)
2 半導体基板
3 絶縁膜
4 電極
5 試料台
6 電源
7(7a〜7d) 接触子
8 電圧計
9 電流計
Claims (5)
- 半導体基板上に絶縁膜を形成しこの絶縁膜上に電極を形成した半導体素子の前記電極に外部より電圧を印加し、この外部電圧を上昇変化させる毎に当該外部電圧値と前記半導体素子に通電される電流値を測定することにより、前記絶縁膜の絶縁破壊電圧を計測するようにした半導体素子の電圧計測方法において、
前記半導体素子に通電される電流が、ファウラ−ノルドハイムトンネル電流式にしたがって変化し、かつ前記絶縁膜以外の寄生抵抗が無視できる所定電圧値まで前記外部電圧を上昇変化させ、当該外部電圧値と電流値を測定する第1の測定工程と、
前記第1の測定工程によって測定された外部電圧値と電流値に基づいて、前記半導体素子についてのファウラ−ノルドハイムトンネル電流式を演算する第1の演算工程と、
前記所定電圧値になったときの電流値から更に電流を所定の比率で段階的に上昇変化させる毎に当該電流値と外部電圧値を測定し、外部電圧値が急激に減少したときの電流値を絶縁破壊時電流値として測定する第2の測定工程と、
前記第2の測定工程によって測定された絶縁破壊時電流値に対応する絶縁破壊電圧値を、前記第1の演算工程で演算されたファウラ−ノルドハイムトンネル電流式から演算する第2の演算工程と
を具えたことを特徴とする半導体素子の電圧計測方法。 - 前記第1の測定工程は、外部電圧を所定の比率で段階的に上昇変化させ、段階的に所定の比率で外部電圧を上昇変化させる毎に当該外部電圧値と電流値を測定し、測定された電流値が急激に上昇した場合には、この電流値に対応する外部電圧値を絶縁破壊電圧値とすること
を特徴とする請求項1記載の半導体素子の電圧計測方法。 - 請求項1に記載の半導体素子の電圧計測方法を実施するための装置であって、
半導体基板上に絶縁膜を形成しこの絶縁膜上に電極を形成した半導体素子の前記電極に外部より電圧を印加し、この外部電圧を上昇変化させる毎に当該外部電圧値と前記半導体素子に通電される電流値を測定することにより、前記絶縁膜の絶縁破壊電圧を計測するようにした半導体素子の電圧計測装置において、
前記半導体素子に通電される電流が、ファウラ−ノルドハイムトンネル電流式にしたがって変化し、かつ前記絶縁膜以外の寄生抵抗が無視できる所定電圧値まで前記外部電圧を上昇変化させ、当該外部電圧値と電流値を測定する第1の測定手段と、
前記第1の測定手段によって測定された外部電圧値と電流値に基づいて、前記半導体素子についてのファウラ−ノルドハイムトンネル電流式を演算する第1の演算手段と、
前記所定電圧値になったときの電流値から更に電流を所定の比率で段階的に上昇変化させる毎に当該電流値と外部電圧値を測定し、外部電圧値が急激に減少したときの電流値を絶縁破壊時電流値として測定する第2の測定手段と、
前記第2の測定手段によって測定された絶縁破壊時電流値に対応する絶縁破壊電圧値を、前記第1の演算手段で演算されたファウラ−ノルドハイムトンネル電流式から演算する第2の演算手段と
を具えたことを特徴とする半導体素子の電圧計測装置。 - 前記第1の測定手段は、外部電圧を所定の比率で段階的に上昇変化させ、段階的に所定の比率で外部電圧を上昇変化させる毎に当該外部電圧値と電流値を測定し、測定された電流値が急激に上昇した場合には、この電流値に対応する外部電圧値を絶縁破壊電圧値とすること
を特徴とする請求項3記載の半導体素子の電圧計測装置。 - 前記電極の面内の複数点で電気的に接触する複数の接触子を介して前記電極に外部電圧を印加すること
を特徴とする請求項3または4記載の半導体素子の電圧計測装置。
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---|---|---|---|---|
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JPH06334015A (ja) * | 1993-05-19 | 1994-12-02 | Miyazaki Oki Electric Co Ltd | 半導体素子の絶縁膜の評価方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10620258B2 (en) | 2017-01-13 | 2020-04-14 | Samsung Electronics Co., Ltd. | Method of testing semiconductor device and method of manufacturing a semiconductor device including the testing method |
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