JP2006140284A - 半導体装置の信頼性シミュレーション方法及び信頼性シミュレータ - Google Patents
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Abstract
【課題】 高精度のNBTI寿命モデルおよびTDDB寿命モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いNBTI劣化シミュレーションおよびTDDB故障シミュレーションを実現する。
【解決手段】 半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づき半導体装置の信頼性シミュレーションを行う際に、MOSトランジスタに対する累積NBTIストレス量を表すパラメータAgeを、Age=C・∫[(Ih/Area)m ]dt(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出する。
【選択図】 図3
【解決手段】 半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づき半導体装置の信頼性シミュレーションを行う際に、MOSトランジスタに対する累積NBTIストレス量を表すパラメータAgeを、Age=C・∫[(Ih/Area)m ]dt(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出する。
【選択図】 図3
Description
本発明は、MOS型トランジスタにより構成される回路におけるMOS型トランジスタのNBTI劣化に起因する回路特性劣化およびTDDB故障に起因する回路故障をシミュレーションする方法およびシミュレータに関し、特に、シミュレーション精度の改善に関する。
半導体集積回路装置の高密度化、高集積化及び微細化の進行に伴い、それを構成するMOS(metal oxide semiconductor )トランジスタに使用されるゲート絶縁膜の薄膜化が著しい。このMOSトランジスタのゲート絶縁膜の薄膜化、およびPチャンネルMOSトランジスタで採用される、BをドープしたP+ポリシリコンゲート電極の採用により、PチャンネルMOSトランジスタの信頼性上の大きな問題であるNBTI(Negative Bias Temperature Instability )、並びにNチャンネルMOSトランジスタ及びPチャンネルMOSトランジスタの両方において問題となる経時絶縁破壊TDDB(Time Dependent Dielectric Breakdown)が重要になってきている。
ここで、NBTIは、PチャンネルMOSトランジスタにおいてゲート電圧が負電圧のストレス電圧条件の下でゲート絶縁膜と基板との界面に界面準位や固定電荷が発生し、それによりドレイン電流の減少としきい値電圧の絶対値の増加とが起こる現象である。この劣化現象は高温になるほど顕著になる。
また、TDDBは、NチャンネルMOSトランジスタ又はPチャンネルMOSトランジスタにおいてゲート電圧が正電圧又は負電圧のストレス電圧条件の下でゲート絶縁膜がストレス電圧印加開始よりある時間の経過後に破壊され、それによりMOSトランジスタが故障する現象である。この故障が起こるまでの時間は高温になるほど短くなる。
これらのNBTIおよびTDDBに対して、従来、MOSトランジスタに対するDC(直流)条件でのストレス加速実験を用いた信頼性評価が行なわれてきた。そして、NBTI評価基準およびTDDB評価基準を満たすように製造プロセスを最適化することによって製品の信頼性を向上させてきた。
しかしながら、近年、DC条件でのNBTI信頼性評価およびTDDB信頼性評価によっては従来の評価基準を満たすことが困難になっている。このため、半導体集積回路のNBTI劣化又はTDDB故障のシミュレーション(以下、「回路信頼性シミュレーション」と呼ぶ)を行ない、それにより製品の信頼性を向上させる技術が登場してきた。回路信頼性シミュレーションにおいては、回路シミュレータSPICEにより計算される各トランジスタの各端子における電圧の計算値に基づいて、NBTI寿命モデルと劣化後のSPICEパラメータとを用いてNBTI劣化後の回路動作のシミュレーションを行なう。
代表的な回路信頼性シミュレータとしては、米国カリフォルニア大学バークレー校が開発したBERT(非特許文献1参照)又はその市販版BTABERTがある。これらの回路信頼性シミュレーション技術を用いて半導体集積回路中の劣化・故障個所を予測し、該予測個所について設計時に対策を講じることによって、信頼性の作り込み又は信頼性設計が可能となる。
(従来のNBTI劣化のシミュレーション方法)
MOSトランジスタのNBTI劣化のシミュレーション方法としては、例えば非特許文献2に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるNBTI寿命モデルの特徴は次の通りである。
MOSトランジスタのNBTI劣化のシミュレーション方法としては、例えば非特許文献2に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるNBTI寿命モデルの特徴は次の通りである。
PチャンネルMOSトランジスタのNBTI劣化は、初期のしきい値電圧Vthに対するしきい値電圧のシフト量ΔVth等により評価される。DC(直流)によるスタティックなNBTIストレス条件下において、しきい値電圧シフト量ΔVthは次式(1)によって表される。
ΔVth=A・tn ・・・(1)
式(1)において、tはNBTIストレス時間(NBTI寿命モデルにおけるNBTIストレス印加開始後の時間)を表し、符号A及びnはトランジスタの製造プロセスやストレス条件に依存する係数と考えられている。
式(1)において、tはNBTIストレス時間(NBTI寿命モデルにおけるNBTIストレス印加開始後の時間)を表し、符号A及びnはトランジスタの製造プロセスやストレス条件に依存する係数と考えられている。
しきい値電圧シフト量ΔVthが所定値(ΔVth)f になるまでのNBTIストレス時間がトランジスタの寿命時間τであると考えれば、式(1)から次式(2)が得られる。
(ΔVth)f =A・τn ・・・(2)
式(2)を用いて、例えば(ΔVth)f =−100mVになるまでの時間tが寿命τと定義される。
式(2)を用いて、例えば(ΔVth)f =−100mVになるまでの時間tが寿命τと定義される。
また、非特許文献3によれば、PチャンネルMOSトランジスタの寿命τは、NBTI寿命モデルを用いた以下の実験式(3)によって表される。
τ=B・exp(−b/Vgs) ・・・(3)
式(3)において、Bおよびbはトランジスタの製造条件に依存する係数を表す。また式(3)においてVgsはソースを基準としたゲート電圧を示し、Vgs<0である。
式(3)において、Bおよびbはトランジスタの製造条件に依存する係数を表す。また式(3)においてVgsはソースを基準としたゲート電圧を示し、Vgs<0である。
AC(交流)によるダイナミックなストレス条件下における回路中のMOSトランジスタのNBTI寿命τを計算する際には、NBTIストレス時間についての積分である次式(4)を用いる(非特許文献3参照)。
1=B-1・∫[exp(b/Vgs)]dt ・・・(4)
ここで、式(4)における被積分関数は、式(3)で表される寿命τの逆数になっている。式(4)が成立する積分時間がNBTIのAC寿命τとなる。
ここで、式(4)における被積分関数は、式(3)で表される寿命τの逆数になっている。式(4)が成立する積分時間がNBTIのAC寿命τとなる。
劣化後のMOSトランジスタのI−V特性については、劣化後SPICEモデルを用いてシミュレーションする。劣化後SPICEモデルを用いたシミュレーション方法としては例えば非特許文献2に開示された方法がある。
劣化後SPICEモデルを用いたシミュレーションにおいては、下記の式(5)に示すように、初期の回路動作のシミュレーションを行うための、ストレス印加前のフレッシュなSPICEパラメータ中のしきい値電圧Vthにしきい値電圧シフト量ΔVthを加えた劣化後のしきい値電圧Vth’を含む劣化後SPICEパラメータを作成し、この劣化後SPICEパラメータを使用して劣化後の回路動作をシミュレートする。このフレッシュ状態及び劣化後それぞれの回路シミュレーションにおけるSPICEモデル(信頼性シミュレーションにおける劣化後SPICEモデルではなく、通常の回路シミュレーションにおけるSPICEモデル)の一例として、例えば非特許文献4に詳述されているBSIM(Berkeley Short-Channel IGFET Model)法が用いられている。
Vth’=Vth+ΔVth(Age) ・・・(5)
ここで、ΔVthはAgeの関数である。このAgeは、NBTI寿命モデルにおけるNBTIストレス印加開始後の時間(NBTIストレス時間)tまでのストレス量(累積NBTIストレス量)を表している。
ここで、ΔVthはAgeの関数である。このAgeは、NBTI寿命モデルにおけるNBTIストレス印加開始後の時間(NBTIストレス時間)tまでのストレス量(累積NBTIストレス量)を表している。
AC(交流)によるダイナミックなストレス条件下における回路中のAgeを計算する際には、時間についての積分である次式(6)、(7)を用いる(非特許文献4参照)。
Age=H-1・∫[exp(b/Vgs)]dt ・・・(6)
H=B/(ΔVth)f 1/n ・・・(7)
ここで、式(6)における被積分関数は、式(3)で表される寿命τを(ΔVth)f 1/n で除することにより規格化したものの逆数になっている。
H=B/(ΔVth)f 1/n ・・・(7)
ここで、式(6)における被積分関数は、式(3)で表される寿命τを(ΔVth)f 1/n で除することにより規格化したものの逆数になっている。
図6は、従来技術におけるNBTI寿命モデルを用いて回路のNBTI劣化をシミュレートする方法の手順を示すフロー図である。図6のフロー図に示す方法は、式(4)〜(7)に従って、信頼性シミュレータがトランジスタのNBTI劣化をシミュレートするためのステップS101〜S104を含んでいる。
まず、ステップS101において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Vgsがシミュレートされる。
次に、ステップS102において、回路中の各PチャンネルMOSトランジスタのNBTI寿命τが、式(4)を満たす積分時間として計算される。この回路中の各PチャンネルMOSトランジスタにおけるNBTI寿命τの計算結果に基づき、設計者は回路的なNBTI対策を行うことができる。
次に、ステップS103において、式(6)、(7)に基づいて、各トランジスタの劣化を表すAgeが、回路中におけるゲート電圧Vgsの関数を時間積分することにより計算される。このとき、ステップS101でシミュレートされたゲート電圧Vgsが使用される。
次に、ステップS104において、ステップS103で算出されたAgeに基づいて、式(5)及び劣化後SPICEモデルを使用してトランジスタのNBTI劣化(具体的には劣化後のしきい値電圧Vth’)がシミュレートされる。
(従来のTDDB故障のシミュレーション方法)
MOSトランジスタのTDDB故障のシミュレーション方法としては、例えば非特許文献1に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるTDDB寿命モデルの特徴は次の通りである。
MOSトランジスタのTDDB故障のシミュレーション方法としては、例えば非特許文献1に記載された方法がある。この方法を実施するための回路信頼性シミュレータで使用されるTDDB寿命モデルの特徴は次の通りである。
MOSトランジスタのTDDB故障は、ゲート絶縁膜の破壊時間tbdにより評価される。
また、非特許文献1によれば、MOSトランジスタの寿命tbd(つまりゲート絶縁膜の破壊時間tbd又はTDDB寿命tbd)は、TDDB寿命モデルを用いた以下の実験式(8)によって表される。
tbd=G・exp(g/|Vgs|) ・・・(8)
式(8)において、Gおよびgはトランジスタの製造条件に依存する係数を表す。また式(8)においてVgsはソースを基準としたゲート電圧を示す。
式(8)において、Gおよびgはトランジスタの製造条件に依存する係数を表す。また式(8)においてVgsはソースを基準としたゲート電圧を示す。
AC(交流)によるダイナミックなストレス条件下における回路中のMOSトランジスタのTDDB寿命tbdを計算する際には、TDDBストレス時間(TDDB寿命モデルにおけるTDDBストレス印加開始後の時間)についての積分である次式(9)を用いる(非特許文献1参照)。
1=G-1・∫[exp(−g/|Vgs|)]dt ・・・(9)
ここで、式(9)における被積分関数は、式(8)で表される寿命tbdの逆数になっている。式(9)が成立する積分時間がTDDBのAC寿命tbdとなる。
ここで、式(9)における被積分関数は、式(8)で表される寿命tbdの逆数になっている。式(9)が成立する積分時間がTDDBのAC寿命tbdとなる。
図7は、従来技術におけるTDDB寿命モデルを用いて回路のTDDB故障をシミュレートする方法の手順を示すフロー図である。図7のフロー図に示す方法は、式(9)に従って、信頼性シミュレータがトランジスタのTDDB故障をシミュレートするためのステップS201〜S202を含んでいる。
まず、ステップS201において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Vgsがシミュレートされる。
次に、ステップS202において、回路中の各MOSトランジスタのTDDB寿命tbdが、式(9)を満たす積分時間として計算される。この回路中の各MOSトランジスタにおけるTDDB寿命tbdの計算結果に基づき、設計者は回路的なTDDB対策を行うことができる。
R.H. Tu 他、Berkeley reliability tools - BERT、IEEE Trans. Compt.-Aided Des. Integrated Circuits & Syst.、アメリカ合衆国、1993年10月 、vol.12、no.10 p.1524-1534 V. Reddy 他、Proc. IEEE International Reliability Physics Symposium、アメリカ合衆国、2002年、p.248-254 G. La Rosa 他、Proc. IEEE International Reliability Physics Symposium、アメリカ合衆国、1997年、p.282-286 Sheu 他、IEEE J. Solid-State Circuits、アメリカ合衆国、1987年 8月、vol. SC-22、p.558-566
R.H. Tu 他、Berkeley reliability tools - BERT、IEEE Trans. Compt.-Aided Des. Integrated Circuits & Syst.、アメリカ合衆国、1993年10月 、vol.12、no.10 p.1524-1534 V. Reddy 他、Proc. IEEE International Reliability Physics Symposium、アメリカ合衆国、2002年、p.248-254 G. La Rosa 他、Proc. IEEE International Reliability Physics Symposium、アメリカ合衆国、1997年、p.282-286 Sheu 他、IEEE J. Solid-State Circuits、アメリカ合衆国、1987年 8月、vol. SC-22、p.558-566
しかしながら、従来のNBTI劣化のシミュレーション方法及びTDDB寿命のシミュレーション方法によると、従来のNBTI寿命モデルによるNBTI劣化の計算結果および従来のTDDB寿命モデルによるTDDB寿命の計算結果はそれぞれ実測値に対して誤差を生じており、特にゲート絶縁膜の膜厚が3.5nm以下の極薄の場合に誤差が大きくなる。
NBTI劣化やTDDB故障の正確なシミュレーションが必要となるのは、半導体集積回路の中でデジタル信号処理を主として行う内部回路である。しかし、近年の半導体集積回路における高集積化の結果、ゲート絶縁膜として厚さ3.5nm以下の極薄膜が使用されており、その結果、従来のNBTI寿命モデルおよびTDDB寿命モデルを使用した場合には半導体集積回路の内部回路において計算誤差が大きくなるという問題が生じる。また、この問題に伴って、NBTI劣化やTDDB故障のシミュレーション技術の応用が制限されるという別の問題が起きる。
図8は従来のNBTI寿命モデルに基づくNBTI劣化の計算結果の誤差を示す図である。図8において、縦軸はPチャンネルMOSトランジスタのNBTI寿命τ(具体的にはしきい値電圧シフト量ΔVthが100mVに達するまでの時間(Time to ΔVth = 100mV ))の対数スケールであり、横軸はゲート電圧Vgsの絶対値の逆数1/|Vgs|である。また、符号10は、MOSトランジスタのNBTI寿命τに関する複数の測定点で得られた実測値であり、符号11は、各測定点で得られた実測値に対して式(3)に基づきフィッティングした直線である。尚、図8に示す計算結果は、MOSトランジスタのゲート絶縁膜として膜厚2.6nmの極薄膜を使用した場合に得られたものである。
図8に示すように、NBTI寿命の各測定点に関するデータ10は1/|Vgs|を横軸にしてプロットした場合、上に凸となる曲線的な依存性を持ち、直線11に対して誤差を生じることが確認できる。すなわち、式(3)で表される従来のNBTI寿命モデルによるNBTI劣化の計算結果が、膜厚3.5nm以下の極薄ゲート絶縁膜に対して誤差を生じることが確認できる。
図9は従来のTDDB寿命モデルに基づくTDDB寿命の計算結果の誤差を示す図である。図9において、縦軸はPチャンネルMOSトランジスタのTDDB寿命tbdの対数スケールであり、横軸はゲート電圧Vgsの絶対値の逆数1/|Vgs|である。また、符号12は、MOSトランジスタのTDDB寿命tbdに関する複数の測定点で得られた実測値であり、符号13は、各測定点で得られた実測値に対して式(8)に基づきフィッティングした直線である。尚、図9に示す計算結果は、MOSトランジスタのゲート絶縁膜として膜厚2.6nmの極薄膜を使用した場合に得られたものである。
図9に示すように、TDDB寿命の各測定点に関するデータ12は1/|Vgs|を横軸にしてプロットした場合、上に凸となる曲線的な依存性を持ち、直線13に対して誤差を生じることが確認できる。すなわち、式(8)で表される従来のTDDB寿命モデルによるTDDB寿命の計算結果が、膜厚3.5nm以下の極薄ゲート絶縁膜に対して誤差を生じることが確認できる。
本発明は、前記に鑑みてなされたものであり、高精度のNBTI寿命モデルおよびTDDB寿命モデルをそれぞれ新たに作成し、該モデルを使用したシミュレーション方法及びシミュレータにより、高精度で応用範囲の広いNBTI劣化シミュレーションおよびTDDB故障シミュレーションを実現することを目的とする。
前記の目的を達成するために、本願発明者は、従来のNBTI寿命モデルおよびTDDB寿命モデルの精度が特に極薄ゲート絶縁膜に対して悪くなる原因を検討した結果、次のような知見を得た。
(A)従来のNBTI劣化およびTDDB故障のシミュレーション方法におけるNBTI寿命モデル式(3)およびTDDB寿命モデル式(8)においてはNBTI寿命およびTDDB寿命はゲート絶縁膜を流れる正孔電流に反比例するという仮定に基づいている。しかし、この反比例という定量的仮定の実証は不十分である。
(B)NBTI寿命モデル式(3)およびTDDB寿命モデル式(8)において寿命がゲート電圧の逆数1/Vgsの指数関数によって表現されているのは、カソード側から注入されたFowler−Nordheimトンネル電子電流のアノード側でのインパクトイオン化により、ゲート酸化膜を流れる正孔電流が発生したことを物理的基礎としている。しかし、この物理的基礎は、従来の膜厚が3.5nmを超えるゲート絶縁膜には適応しているが、直接トンネル電流が支配的となる膜厚3.5nm以下の極薄ゲート絶縁膜に適応することはできない。
そこで、本願発明者は、以上の知見に基づき、NBTI寿命τ又はTDDB寿命tbdが正孔電流Ihの「べき」に反比例するという、極薄ゲート絶縁膜に適応した新たなNBTI寿命モデルおよびTDDB寿命モデルに想到し、当該モデルを信頼性シミュレーションに適用することによって、NBTI劣化およびTDDB故障のシミュレーション精度が劣化するという問題点を解決した。すなわち、従来のNBTI寿命モデル式(3)及びTDDB寿命モデル式(8)を、NBTI寿命τ及びTDDB寿命tbdがそれぞれ正孔電流Ihの「べき」に反比例するという以下の関係式
τ∝(Ih/Area)-m
tbd∝(Ih/Area)-m
に置き換えることにより、従来のNBTI劣化およびTDDB故障のシミュレーション方法に用いられる式(4)、(6)及び(9)に代わる新規な計算式が得られ、この新規な計算式を用いることによってシミュレーション精度劣化の問題点は解決する。ここで、AreaはMOSトランジスタのゲート面積である。
τ∝(Ih/Area)-m
tbd∝(Ih/Area)-m
に置き換えることにより、従来のNBTI劣化およびTDDB故障のシミュレーション方法に用いられる式(4)、(6)及び(9)に代わる新規な計算式が得られ、この新規な計算式を用いることによってシミュレーション精度劣化の問題点は解決する。ここで、AreaはMOSトランジスタのゲート面積である。
具体的には、本発明に係る第1の半導体装置の信頼性シミュレーション方法は、半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づいて半導体装置の信頼性シミュレーションを行う方法である。また、その特徴は、MOSトランジスタに対する累積NBTIストレス量を表すパラメータAgeを、
Age=C・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出することである。
Age=C・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出することである。
また、本発明に係る第1の半導体装置の信頼性シミュレータは、上記第1の半導体装置の信頼性シミュレーション方法を実行する半導体装置の信頼性シミュレータであり、その特徴として、MOSトランジスタに対する累積NBTIストレス量を表すパラメータAgeを、
Age=C・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出する手段を有する。
Age=C・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出する手段を有する。
また、本発明に係る第2の半導体装置の信頼性シミュレーション方法は、半導体装置を構成するMOSトランジスタのNBTI寿命の予測を行う信頼性シミュレーション方法である。また、その特徴は、MOSトランジスタのNBTI寿命を、
1=M-1・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、M及びmはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出することである。
1=M-1・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、M及びmはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出することである。
また、本発明に係る第2の半導体装置の信頼性シミュレータは、上記第2の半導体装置の信頼性シミュレーション方法を実行する半導体装置の信頼性シミュレータであり、その特徴として、MOSトランジスタのNBTI寿命を、
1=M-1・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、M及びmはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出する手段を有する。
1=M-1・∫[(Ih/Area)m ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、M及びmはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出する手段を有する。
また、本発明に係る第3の半導体装置の信頼性シミュレーション方法は、半導体装置を構成するMOSトランジスタのTDDB寿命の予測を行う信頼性シミュレーション方法である。また、その特徴は、MOSトランジスタのTDDB寿命を、
1=Q-1・∫[(Ih/Area)q ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはTDDBストレス時間であり、Q及びqはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出することである。
1=Q-1・∫[(Ih/Area)q ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはTDDBストレス時間であり、Q及びqはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出することである。
また、本発明に係る第3の半導体装置の信頼性シミュレータは、上記第3の半導体装置の信頼性シミュレーション方法を実行する半導体装置の信頼性シミュレータであり、その特徴として、MOSトランジスタのTDDB寿命を、
1=Q-1・∫[(Ih/Area)q ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはTDDBストレス時間であり、Q及びqはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出する手段を有する。
1=Q-1・∫[(Ih/Area)q ]dt
(但し、IhはMOSトランジスタのゲート絶縁膜を流れる正孔電流であり、AreaはMOSトランジスタのゲート面積であり、tはTDDBストレス時間であり、Q及びqはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出する手段を有する。
本発明によれば、NBTI劣化およびTDDB故障に対して定量的に正しい寿命モデル式を使用するため、MOSトランジスタのNBTI劣化およびTDDB故障のシミュレーション結果の実測値に対する誤差が小さくなる。その結果、半導体集積回路のNBTI劣化およびTDDB故障を高精度でシミュレーションすることができる。また、NBTI劣化およびTDDB故障のシミュレーション技術を広範囲に亘って応用できる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の信頼性シミュレーション方法、具体的には、半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づいて半導体装置の信頼性シミュレーションを行う方法、及び当該方法を実行する信頼性シミュレータについて図面を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体装置の信頼性シミュレーション方法、具体的には、半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づいて半導体装置の信頼性シミュレーションを行う方法、及び当該方法を実行する信頼性シミュレータについて図面を参照しながら説明する。
まず、本実施形態の信頼性シミュレーション方法及び信頼性シミュレータについて説明する前に、本実施形態で用いる本発明のNBTI寿命モデルの実験的実証について図面を参照しながら説明する。
−本発明のNBTI寿命モデルの実験的実証−
図1は、本発明のNBTI寿命モデルおよびTDDB寿命モデル(第2の実施形態参照)において寿命を決定するMOSトランジスタのゲート絶縁膜を流れる正孔電流Ihを実測するためのキャリア・セパレーション法の説明図である。具体的には、図1は、Pチャンネル型MOSトランジスタにおけるキャリア・セパレーション法を説明する図である。Nチャンネル型MOSトランジスタにおけるキャリア・セパレーションについては、キャリア等の型や極性を入れ替えれば同様に成立するため、Pチャンネル型MOSトランジスタとの相違点についてのみ後述する。
図1は、本発明のNBTI寿命モデルおよびTDDB寿命モデル(第2の実施形態参照)において寿命を決定するMOSトランジスタのゲート絶縁膜を流れる正孔電流Ihを実測するためのキャリア・セパレーション法の説明図である。具体的には、図1は、Pチャンネル型MOSトランジスタにおけるキャリア・セパレーション法を説明する図である。Nチャンネル型MOSトランジスタにおけるキャリア・セパレーションについては、キャリア等の型や極性を入れ替えれば同様に成立するため、Pチャンネル型MOSトランジスタとの相違点についてのみ後述する。
図1に示すPチャンネル型MOSトランジスタは以下のように構成されている。すなわち、n型のシリコン基板1上にゲート絶縁膜3を介してp+型のゲート電極2が形成されている。シリコン基板1におけるゲート電極2の両側方にはp+型のソース・ドレイン領域4が設けられている。ゲート電極2にはソースを基準としてゲート電圧Vgs(<0)が印加されている。尚、ソース・ドレイン領域4及び基板1は共に0Vに設定されている。このような電圧条件の下では、シリコン基板1におけるゲート電極2の下側に、正孔よりなるチャンネル5が形成される。
図1に示すPチャンネル型MOSトランジスタにおいては、上記の電圧条件の下でゲート絶縁膜3にはゲート電極2から電子が注入される一方、チャンネル5からは正孔が注入される。ゲート電極2からゲート絶縁膜3に注入された電子はゲート絶縁膜3を通過してチャンネル5に達するが、当該電子は、チャンネル5中の正孔と再結合する前に、基板1とチャンネル5との間に形成されている空乏層の電界により基板1(チャンネル5及び空乏層の形成領域を除く)に達して基板電流Isubとなる。このため、ゲート絶縁膜3を流れる電子電流Ieは基板電流Isubと一致する。
また、ゲート電極2からゲート絶縁膜3に注入された電子とチャンネル5中の正孔との再結合が無視できるため、ソース・ドレイン電流Isは、チャンネル5からゲート絶縁膜3に注入された正孔電流Ihと一致する。ここで、ゲート電流Igは電子電流Ieと正孔電流Ihとの和Ie+Ihとなる。このため、MOSトランジスタのソース・ドレイン電流Isおよび基板電流Isubを測定することにより、ソース・ドレイン電流Isからは正孔電流Ihを求めることができると共に基板電流Isubからは電子電流Ieを求めることができる。
尚、以上のキャリア・セパレーション法の説明はPチャンネルMOSトランジスタを対象とするものであったが、NチャンネルMOSトランジスタを対象とする場合には、キャリア等の型や極性を入れ替えると共に正のゲート電圧Vgs(>0)を印加することにより、MOSトランジスタのゲート電流Ig、ソース・ドレイン電流Is、および基板電流Isubを測定し、ソース・ドレイン電流Isから電子電流Ieを求めることができると共に基板電流Isubから正孔電流Ihを求めることができる。
図2は、本発明のNBTI寿命モデルの実験的実証を説明する図である。図2において、縦軸はPチャンネルMOSトランジスタのNBTI寿命τ(具体的にはしきい値電圧シフト量ΔVthが100mVに達するまでの時間(Time to ΔVth = 100mV ))の対数スケールであり、横軸はキャリア・セパレーション法により求めた、単位ゲート面積当たりの正孔電流Ih/Areaの対数スケールである。ここで、Areaはゲート面積(つまり実質的にゲート電極として動作する部分の面積(チャネル領域の面積))である。また、符号6は、MOSトランジスタのNBTI寿命τに関する複数の測定点で得られた実測値であり、符号7は、各測定点で得られた実測値に対して次式(10)に基づきフィッティングした直線である。尚、図8に示す計算結果は、MOSトランジスタのゲート絶縁膜として膜厚2.6nmの極薄膜を使用した場合に得られたものである。
図2に示すように、NBTI寿命の各測定点に関するデータ6は両対数スケールにおいて直線7によって良くフィッティングされていることが確認できる。すなわち、次式(10)で表される本発明のNBTI寿命モデルの精度は、膜厚3.5nm以下の極薄ゲート絶縁膜に対しても実験的に実証された。
τ=M・(Ih/Area)-m ・・・(10)
ここで、Mおよびmはモデル・パラメータであり、Mおよびmは図2のフィッティングした直線7の切片と傾きとからそれぞれ抽出できる。具体的には、本実施形態で使用したMOSトランジスタに対してはM=3.62×10-8s、m=3.29が得られた。尚、図2においては常用対数に基づく両対数スケールを用いており、直線7の切片とは、単位ゲート面積当たりの正孔電流Ih/Areaの値が100 =1である場合の直線7のNBTI寿命τの値を意味する。
ここで、Mおよびmはモデル・パラメータであり、Mおよびmは図2のフィッティングした直線7の切片と傾きとからそれぞれ抽出できる。具体的には、本実施形態で使用したMOSトランジスタに対してはM=3.62×10-8s、m=3.29が得られた。尚、図2においては常用対数に基づく両対数スケールを用いており、直線7の切片とは、単位ゲート面積当たりの正孔電流Ih/Areaの値が100 =1である場合の直線7のNBTI寿命τの値を意味する。
従来のNBTI寿命モデルでは、NBTI寿命はゲート絶縁膜を流れる正孔電流に反比例すると、つまりm=1であると仮定していた。しかし、図2に示す結果は、極薄ゲート絶縁膜に対するNBTI寿命τの実測値はm=1ではないことを示しており、従来のNBTI寿命モデルを極薄ゲート絶縁膜に適用できないことを示している。
AC(交流)によるダイナミックなストレス条件下における回路中のMOSトランジスタのNBTI寿命τを計算する際には、NBTIストレス時間についての積分である次式(11)を用いる。
1=M-1・∫[(Ih/Area)m ]dt ・・・(11)
ここで、式(11)における被積分関数は、式(10)で表される寿命τの逆数になっている。式(11)が成立する積分時間がNBTIのAC寿命τとなる。
ここで、式(11)における被積分関数は、式(10)で表される寿命τの逆数になっている。式(11)が成立する積分時間がNBTIのAC寿命τとなる。
劣化後のMOSトランジスタのI−V特性については、劣化後SPICEモデルを用いてシミュレーションする(例えば非特許文献2参照)。
劣化後SPICEモデルを用いたシミュレーションにおいては、式(5)(「背景技術」参照)に示すように、初期の回路動作のシミュレーションを行うための、ストレス印加前のフレッシュなSPICEパラメータ中のしきい値Vthにしきい値電圧シフト量ΔVthを加えた劣化後のしきい値Vth’を含む劣化後SPICEパラメータを作成し、この劣化後SPICEパラメータを使用して劣化後の回路動作をシミュレートする(例えば非特許文献4参照)。ここで、ΔVthはAge(累積NBTIストレス量)の関数である。
AC(交流)によるダイナミックなストレス条件下における回路中のAgeを計算する際には、時間についての積分である次式(12)、(13)を用いる。
Age=K-1・∫[(Ih/Area)m ]dt ・・・(12)
K=M/(ΔVth)f 1/n ・・・(13)
ここで、式(12)における被積分関数は、式(10)で表される寿命τを(ΔVth)f 1/n で除することにより規格化したものの逆数になっている。ここで、(ΔVth)f はNBTI寿命τの定義に用いられるしきい値電圧シフト量ΔVth(「背景技術」の(従来のNBTI劣化のシミュレーション方法)参照)であり、しきい値電圧シフト量ΔVthが所定値(ΔVth)f になるまでのNBTIストレス時間がNBTI寿命τと定義される。
K=M/(ΔVth)f 1/n ・・・(13)
ここで、式(12)における被積分関数は、式(10)で表される寿命τを(ΔVth)f 1/n で除することにより規格化したものの逆数になっている。ここで、(ΔVth)f はNBTI寿命τの定義に用いられるしきい値電圧シフト量ΔVth(「背景技術」の(従来のNBTI劣化のシミュレーション方法)参照)であり、しきい値電圧シフト量ΔVthが所定値(ΔVth)f になるまでのNBTIストレス時間がNBTI寿命τと定義される。
以下、前述の本発明に係る新たなNBTI寿命モデルを用いて回路のNBTI寿命及びNBTI劣化をシミュレートする方法、つまり第1の実施形態に係る半導体装置の信頼性シミュレーション方法について、図3のフロー図を参照しながら説明する。ここで、図3のフロー図に示す方法は、式(11)〜(13)に従って、例えばプログラムされたコンピュータを用いた信頼性シミュレータ(つまり本実施形態の信頼性シミュレータ)が、トランジスタのNBTI劣化をシミュレートするためのステップS11〜S15を含んでいる。
まず、ステップS11において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Vgsがシミュレートされる。
次に、ステップS12において、ゲート絶縁膜の正孔電流Ihをモデル式又はテーブル参照によりシミュレートする。ゲート絶縁膜の正孔電流Ihに関するモデル式としては、例えばW.-C. Lee 他、Modeling Gate and Substrate Currents due to Conduction- and Valence-Band Electron and Hole Tunneling、アメリカ合衆国、Proc. IEEE VLSI Technology Symposium、2000年、p.198-199 に記載のモデル式を用いることができる。このモデル式、つまり正孔電流Ihとゲート電圧Vgsとの関係式中のパラメータは、先に図1を用いて説明したキャリア・セパレーション法を用いて測定された正孔電流Ih(実測値)とゲート電圧Vgsとの関係から抽出することができる。また、正孔電流Ihとゲート電圧Vgsとの関係を解析的な式により記述することが困難な場合には、正孔電流Ihとゲート電圧Vgsとの関係を予め数値テーブルを用いて記述しておき、当該テーブルをシミュレーションの際に参照することにより正孔電流Ihを求める。
次に、ステップS13において、回路中の各PチャンネルMOSトランジスタのNBTI寿命τが、式(11)を満たす積分時間として計算される。このとき、ステップS12でシミュレートされたゲート絶縁膜の正孔電流Ihが使用される。この回路中の各PチャンネルMOSトランジスタにおけるNBTI寿命の計算結果に基づき、設計者は回路的なNBTI対策を行うことができる。
次に、ステップS14において、式(12)、(13)に基づいて、各トランジスタの劣化を表すAgeが、回路中におけるゲート絶縁膜の正孔電流Ihの関数を時間積分することにより計算される。このとき、ステップS12でシミュレートされたゲート絶縁膜の正孔電流Ihが使用される。
次に、ステップS15において、ステップS14で算出されたAgeに基づいて、式(5)及び劣化後SPICEモデル(「背景技術参照」)を使用してトランジスタのNBTI劣化(具体的には劣化後のしきい値電圧Vth’がシミュレートされる。
以上に説明したように、本実施形態で用いる本発明のNBTI寿命モデルは、図2に示すように、実測値に対して高い精度で一致しており、特に近年半導体集積回路の内部回路に用いられている膜厚3.5nm以下の極薄ゲート絶縁膜に対して適用した場合、従来のNBTI寿命モデルと比べて高い精度でNBTI劣化のシミュレーションを行うことができる。このため、図3のフロー図に示す、MOSトランジスタのNBTI劣化をシミュレートする方法のステップS14におけるAgeの計算精度が高くなり、その結果、ステップS15におけるトランジスタのNBTI劣化のシミュレーション精度が従来技術と比べて大幅に向上する。従って、NBTI劣化のシミュレーション技術の応用範囲が拡大するという効果も得られる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の信頼性シミュレーション方法、具体的には、半導体装置を構成するMOSトランジスタのTDDB寿命(TDDB故障が起こるまでの時間)の予測を行う方法、及び当該方法を実行する信頼性シミュレータについて図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体装置の信頼性シミュレーション方法、具体的には、半導体装置を構成するMOSトランジスタのTDDB寿命(TDDB故障が起こるまでの時間)の予測を行う方法、及び当該方法を実行する信頼性シミュレータについて図面を参照しながら説明する。
まず、本実施形態の信頼性シミュレーション方法及び信頼性シミュレータについて説明する前に、本実施形態で用いる本発明のTDDB寿命モデルの実験的実証について図面を参照しながら説明する。
−本発明のTDDB寿命モデルの実験的実証−
図4は、本発明のTDDB寿命モデルの実験的実証を説明する図である。図4において縦軸はPチャンネルMOSトランジスタのTDDB寿命tbdの対数スケールであり、横軸はキャリア・セパレーション法(第1の実施形態参照)により求めた、単位ゲート面積当たりの正孔電流Ih/Areaの対数スケールである。ここで、Areaはゲート面積(つまり実質的にゲート電極として動作する部分の面積(チャネル領域の面積))である。また、符号8は、MOSトランジスタのTDDB寿命tbdに関する複数の測定点で得られた実測値であり、符号9は、各測定点で得られた実測値に対して次式(14)に基づきフィッティングした直線である。尚、図9に示す計算結果は、MOSトランジスタのゲート絶縁膜として膜厚2.6nmの極薄膜を使用した場合に得られたものである。
図4は、本発明のTDDB寿命モデルの実験的実証を説明する図である。図4において縦軸はPチャンネルMOSトランジスタのTDDB寿命tbdの対数スケールであり、横軸はキャリア・セパレーション法(第1の実施形態参照)により求めた、単位ゲート面積当たりの正孔電流Ih/Areaの対数スケールである。ここで、Areaはゲート面積(つまり実質的にゲート電極として動作する部分の面積(チャネル領域の面積))である。また、符号8は、MOSトランジスタのTDDB寿命tbdに関する複数の測定点で得られた実測値であり、符号9は、各測定点で得られた実測値に対して次式(14)に基づきフィッティングした直線である。尚、図9に示す計算結果は、MOSトランジスタのゲート絶縁膜として膜厚2.6nmの極薄膜を使用した場合に得られたものである。
図4に示すように、TDDB寿命の各測定点に関するデータ8は両対数スケールにおいて直線9によって良くフィッティングされていることが確認できる。すなわち、次式(14)で表される本発明のTDDB寿命モデルの精度は、膜厚3.5nm以下の極薄ゲート絶縁膜に対しても実験的に実証された。
tbd=Q・(Ih/Area)-q ・・・(14)
ここで、Qおよびqはモデル・パラメータであり、Qおよびqは図4のフィッティングした直線9の切片と傾きとからそれぞれ抽出できる。具体的には、本実施例で使用したMOSトランジスタに対してはQ=3.42×10-30 s、q=8.83が得られた。尚、図4においては常用対数に基づく両対数スケールを用いており、直線9の切片とは、単位ゲート面積当たりの正孔電流Ih/Areaの値が100 =1である場合の直線9のTDDB寿命tbdの値を意味する。
ここで、Qおよびqはモデル・パラメータであり、Qおよびqは図4のフィッティングした直線9の切片と傾きとからそれぞれ抽出できる。具体的には、本実施例で使用したMOSトランジスタに対してはQ=3.42×10-30 s、q=8.83が得られた。尚、図4においては常用対数に基づく両対数スケールを用いており、直線9の切片とは、単位ゲート面積当たりの正孔電流Ih/Areaの値が100 =1である場合の直線9のTDDB寿命tbdの値を意味する。
従来のTDDB寿命モデルでは、TDDB寿命はゲート絶縁膜を流れる正孔電流に反比例すると、つまりq=1であると仮定していた(このような従来のモデルについては、特開平7−83992号公報において佐竹によって述べられている)。しかし、極薄ゲート絶縁膜に対するTDDB寿命tbdの実測値はq=1ではないことを示しており、図4に示す結果は、従来のTDDB寿命モデルを極薄ゲート絶縁膜に適用できないことを示している。
AC(交流)によるダイナミックなストレス条件下における回路中のMOSトランジスタのTDDB寿命tbdを計算する際には、TDDBストレス時間についての積分である次式(15)を用いる。
1=Q-1・∫[(Ih/Area)q ]dt ・・・(15)
ここで、式(15)における被積分関数は、式(14)で表される寿命tbdの逆数になっている。式(15)が成立する積分時間がTDDBのAC寿命tbdとなる。
ここで、式(15)における被積分関数は、式(14)で表される寿命tbdの逆数になっている。式(15)が成立する積分時間がTDDBのAC寿命tbdとなる。
以下、前述の本発明に係る新たなTDDB寿命モデルを用いて回路のTDDB劣化つまりTDDB寿命をシミュレートする方法、つまり第2の実施形態に係る半導体装置の信頼性シミュレーション方法について、図5のフロー図を参照しながら説明する。ここで、図5のフロー図に示す方法は、式(15)に従って、例えばプログラムされたコンピュータを用いた信頼性シミュレータ(つまり本実施形態の信頼性シミュレータ)が、トランジスタのTDDB故障をシミュレートするためのステップS21〜S23を含んでいる。
まず、ステップS21において、予め抽出されたストレス印加前のトランジスタ・パラメータによってフレッシュなゲート電圧Vgsがシミュレートされる。
次に、ステップS22において、ゲート絶縁膜の正孔電流Ihをモデル式又はテーブル参照によりシミュレートする。ゲート絶縁膜の正孔電流Ihに関するモデル式としては、例えばW.-C. Lee 他、Modeling Gate and Substrate Currents due to Conduction- and Valence-Band Electron and Hole Tunneling、アメリカ合衆国、Proc. IEEE VLSI Technology Symposium、2000年、p.198-199 に記載のモデル式を用いることができる。このモデル式、つまり正孔電流Ihとゲート電圧Vgsとの関係式中のパラメータは、先に図1を用いて説明したキャリア・セパレーション法を用いて測定された正孔電流Ih(実測値)とゲート電圧Vgsとの関係から抽出することができる。また、正孔電流Ihとゲート電圧Vgsとの関係を解析的な式により記述することが困難な場合には、正孔電流Ihとゲート電圧Vgsとの関係を予め数値テーブルを用いて記述しておき、当該テーブルをシミュレーションの際に参照することにより正孔電流Ihを求める。
次に、ステップS23において、回路中の各PチャンネルMOSトランジスタのTDDB寿命tbdが、式(15)を満たす積分時間として計算される。このとき、ステップS22でシミュレートされたゲート絶縁膜の正孔電流Ihが使用される。この回路中の各PチャンネルMOSトランジスタにおけるTDDB寿命の計算結果に基づき、設計者は回路的なTDDB対策を行うことができる。
以上に説明したように、本実施形態で用いる本発明のTDDB寿命モデルは、図4に示すように、実測値に対して高い精度で一致しており、特に近年半導体集積回路の内部回路に用いられている膜厚3.5nm以下の極薄ゲート絶縁膜に対して適用した場合、従来のTDDB寿命モデルと比べて高い精度でTDDB故障のシミュレーションを行うことができる。このため、TDDB故障のシミュレーション技術の応用範囲が拡大するという効果も得られる。
以上に説明したように、本発明の半導体装置の信頼性シミュレーションは、極薄ゲート絶縁膜を有するMOSトランジタのNBTI劣化又はTDDB故障のシミュレーションにおける誤差を小さくできるという効果を奏するものであり、特に半導体集積回路のNBTI劣化又はTDDB故障のシミュレーション等に適用した場合に有用である。
1 シリコン基板
2 ゲート電極
3 ゲート絶縁膜
4 ソース・ドレイン領域
5 チャンネル
6 NBTI寿命に関する複数の測定点で得られた実測値
7 実測値6に対してフィッティングされた直線
8 TDDB寿命に関する複数の測定点で得られた実測値
9 実測値8に対してフィッティングされた直線
2 ゲート電極
3 ゲート絶縁膜
4 ソース・ドレイン領域
5 チャンネル
6 NBTI寿命に関する複数の測定点で得られた実測値
7 実測値6に対してフィッティングされた直線
8 TDDB寿命に関する複数の測定点で得られた実測値
9 実測値8に対してフィッティングされた直線
Claims (6)
- 半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づいて前記半導体装置の信頼性シミュレーションを行う方法であって、
前記MOSトランジスタに対する累積NBTIストレス量を表すパラメータAgeを、
Age=C・∫[(Ih/Area)m ]dt
(但し、Ihは前記MOSトランジスタのゲート絶縁膜を流れる正孔電流であり、Areaは前記MOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出することを特徴とする半導体装置の信頼性シミュレーション方法。 - 半導体装置を構成するMOSトランジスタのNBTI劣化の予測値に基づいて行われる前記半導体装置の信頼性シミュレーション方法を行うシミュレータであって、
前記MOSトランジスタに対する累積NBTIストレス量を表すパラメータAgeを、
Age=C・∫[(Ih/Area)m ]dt
(但し、Ihは前記MOSトランジスタのゲート絶縁膜を流れる正孔電流であり、Areaは前記MOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、mはモデルパラメータであり、Cは比例定数である)で表されるモデル式を用いて算出する手段を有することを特徴とする半導体装置の信頼性シミュレータ。 - 半導体装置を構成するMOSトランジスタのNBTI寿命の予測を行う信頼性シミュレーション方法であって、
前記MOSトランジスタのNBTI寿命を、
1=M-1・∫[(Ih/Area)m ]dt
(但し、Ihは前記MOSトランジスタのゲート絶縁膜を流れる正孔電流であり、Areaは前記MOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、M及びmはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出することを特徴とする半導体装置の信頼性シミュレーション方法。 - 半導体装置を構成するMOSトランジスタのNBTI寿命の予測を行う信頼性シミュレータであって、
前記MOSトランジスタのNBTI寿命を、
1=M-1・∫[(Ih/Area)m ]dt
(但し、Ihは前記MOSトランジスタのゲート絶縁膜を流れる正孔電流であり、Areaは前記MOSトランジスタのゲート面積であり、tはNBTIストレス時間であり、M及びmはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出する手段を有することを特徴とする半導体装置の信頼性シミュレータ。 - 半導体装置を構成するMOSトランジスタのTDDB寿命の予測を行う信頼性シミュレーション方法であって、
前記MOSトランジスタのTDDB寿命を、
1=Q-1・∫[(Ih/Area)q ]dt
(但し、Ihは前記MOSトランジスタのゲート絶縁膜を流れる正孔電流であり、Areaは前記MOSトランジスタのゲート面積であり、tはTDDBストレス時間であり、Q及びqはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出することを特徴とする半導体装置の信頼性シミュレーション方法。 - 半導体装置を構成するMOSトランジスタのTDDB寿命の予測を行う信頼性シミュレータであって、
前記MOSトランジスタのTDDB寿命を、
1=Q-1・∫[(Ih/Area)q ]dt
(但し、Ihは前記MOSトランジスタのゲート絶縁膜を流れる正孔電流であり、Areaは前記MOSトランジスタのゲート面積であり、tはTDDBストレス時間であり、Q及びqはモデル・パラメータである)で表されるモデル式を満たす積分時間として算出する手段を有することを特徴とする半導体装置の信頼性シミュレータ。
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