JP2008225961A

JP2008225961A - 回路シミュレーション方法

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Publication number: JP2008225961A
Application number: JP2007064618A
Authority: JP
Inventors: Atsushi Kurokawa; 敦黒川
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-03-14
Filing date: 2007-03-14
Publication date: 2008-09-25
Anticipated expiration: 2027-03-14
Also published as: JP4989261B2

Abstract

【課題】ＮＢＴＩを反映したトランジスタモデルが組み込まれると共に、実際の回路動作の保証の観点から有用な回路シミュレーション方法を提供する。
【解決手段】（１）入力データの読み込みSPICE入力ファイルと制御ファイルを読み込み、解析条件を求め、必要なトランジスタのノード電位を出力するようにSPICE入力ファイルを書き換えて実行する。（２）全ノードの電位変化を抽出し、劣化量計算SPICE出力ファイルから、必要なトランジスタのノード電位の時間軸での変化を読み取り、NBTIとHCIのためのΔVTH0とΔU0を計算する。（３）信頼性考慮SPICE入力ファイル作成劣化情報を付加したSPICE入力ファイルを作成し実行する。（４）解析結果レポートDC印加時のワースト寿命、過渡解析における寿命、指定年数でのNBTIによるΔＶ_ｔとΔU0、HCIによるΔＶ_ｔとΔU0、危険なトランジスタ情報、初期のSPICE結果（劣化前）と指定年数での結果をレポートする。
【選択図】図８

Description

本発明は、ＭＯＳトランジスタを用いた回路の回路シミュレーション方法に関し、特に、負バイアス温度不安定性によるＭＯＳトランジスタの特性劣化モデルを組み込んだ回路シミュレーション方法に関する。

LSIを製品化する上で信頼性の保証は不可欠である。トランジスタ特性に影響を及ぼす信頼性の課題としては、経時によって生じるゲート酸化膜の破壊（TDDB: time dependent dielectric breakdown）[非特許文献1,2,13,23を参照]、ホットキャリア注入（HCI: hot carrier injection）[非特許文献1,3-5,12-14を参照]による劣化や負バイアス温度不安定性（NBTI: negative bias temperature instability）[非特許文献6-21を参照]による劣化がある。

配線の信頼性の課題としては、一定以上の電流密度の電流を金属配線に流し続けると金属原子の移動が発生し断線不良を起こすエレクトロマイグレーション（EM: electromigration）[非特許文献1,12,22,23を参照]、熱的または機械的応力で、配線の金属原子が移動し、配線が断線に至るストレスマイグレーション（SM: stressmigration）[非特許文献1,23]がある。信頼性の寿命は、例えばある条件下で10年以上という保証基準を設定する場合が多い。

これらの信頼性は基本的にデバイス・プロセス技術の課題として取り扱われる。しかしながら、電流密度によって影響するEMに関しては設計側で制約が必要なため、設計フローの中でも検証している。またHCIが問題となりそうな場合は設計側でも検証・対策することもある。

近年は微細化（0.13m）と共にNBTIの問題が顕著になってきている。その実測による影響やメカニズム[非特許文献6-21を参照]、プロセス的解決のアプローチ[非特許文献6,7]等の技術が報告されている。また、クロック信号のような周波数とデューティの影響[非特許文献15-17を参照]やリカバリの特性[非特許文献18-21を参照]も報告されている。HCIやNBTIはプロセスによっては設計フリーとなる場合もあるが、LSIの使用条件によっては回路特性に影響を及ぼす場合もある。さまざまな外部製造会社と加工寸法を利用する昨今の半導体産業においては、製造元と社内の信頼性規定の相違も含めて、かならずしも設計フリーにはならないことがある。信頼性の問題はプロセスが改善されるまでは設計側で考慮し、対策せざるを得ない。

信頼性シミュレーション方法として、NBTIによる閾値の劣化を使ってアナログ回路に適用した事例[非特許文献9を参照]、NBTIとHCIを組み合わせて飽和電流の劣化として解析する方法[非特許文献12を参照]、NBTIとHCIとTDDBを組み合わせてデバイスの寿命を電流劣化として解析する方法[非特許文献13を参照]が提案されている。品質/信頼性保証部門でのデバイス劣化寿命が基準を満たすかどうかという観点では、閾値のみでも電流（飽和もしく線形電流）のみでも、寿命を算出することは可能である。
「４５ｎｍ及びこれを越える信頼性チャレンジ」 Proc. DAC, pp.176-181, July 2006. 「極薄ゲートオキサイドの時間依存ブレークダウン」IEEE Trans. Electron Devices, vol.47, no.7, pp.1416-1420, July 2000. 「ホトキャリア注入によるデバイス劣化の経験的モデル」IEEE Electron Device Lett., vol.4, no.4, pp.111-113, Apr. 1983. 「ＭＯＳ回路におけるホットキャリアが起こすデバイス劣化のモデリングとシミュレーション」IEEE J. Solid-State Circuits, vol.28, no.5, pp.585-595, May 1993. 「ＮＭＯＳＦＥＴホットキャリア効果のエネルギー駆動パラダイム」IEEE Trans. Device and Materials Reliability, vol.5, no.4, pp.701-705, Dec. 2005. 「ＭＯＳＦＥＴスケーリングに関する極薄ゲートオキサイドの直接トンネリングに対するバイアス温度不安定性の影響」Proc. VLSI Symp. Tech. Dig., pp.73-74, June 1999. 「極薄ゲートオキサイドへの窒素の導入によるＮＢＴＩの発生」Proc. VLSI Symp. Tech. Dig., pp.92-93, June 2000. 「デジタル回路信頼性に対する負バイアス温度不安定性の影響」Proc. IRPS, pp.248-254, Apr. 2002. 「ＮＢＴＩ劣化とそのアナログ回路への影響」IEEE Trans. Electron Devices, vol.52, no.12, pp.2609-2615, Dec. 2005. 「オキサイド及びk pFETs,における負バイアス温度不安定性（ＮＢＴＩ）に対するモデル」Proc. VLSI Symp. Tech. Dig., pp.208-209, June 2004. 「ナノメートル技術分野における回路設計のビルトイン・信頼性解析」Proc. ICICDT, pp.205-210, 2004. 「信頼性解析に対する設計ツール」Proc. DAC, pp.182-187, July 2006. 「ディープ・サブミクロンＣＭＯＳ−ＶＬＳＩに対する新しいＳＰＩＣＥ信頼性シミュレーション方法」IEEE Trans. Device and Materials Reliability, vol.6, no.2, pp.247-257, June 2006. 「アドバンストＣＭＯＳ技術におけるＰＭＯＳＦＥＴにおけるＮＢＴＩチャネルホットキャリア効果」Proc. IRPS, pp.282-286, Apr. 1997. 「９０ｎｍＣＭＯＳ技術に対するＮＢＴＩ信頼性解析」Proc. ESSDERC, pp.21-23, Sep. 2004. 「ＰＭＯＳＦＥＴのダイナミックＮＢＴＩのメカニズム」Proc. IRW Final Report, pp.113-117, Oct. 2004. 「ＡＣダイナミック回路条件の下でのＮＢＴＩの振る舞い」Proc. IRPS, pp.17-22, Apr. 2003. 「負バイアス温度ストレスによる極薄オキシナイトライドゲートＰＭＯＳＦＥＴの正ゲートバイアスの下での界面状態緩和の抑制の観察」IEEE Electron Device Lett., vol.27, no.5, pp.412-415, May 2006. 「ＰＭＯＳトランジスタのダイナミックＮＢＴＩとそのＭＯＳＦＥＴスケーリングに対する影響」IEEE Electron Device Lett., vol.23, no.12, pp.734-736, Dec. 2002. 「信頼性設計のためのＮＢＴＩの特徴付け及びモデリング」Proc. IRW Final Report, pp.158-162, Oct. 2005. 「ＣＭＯＳデバイスにおける負バイアス温度不安定性のメカニズム：劣化、リカバリ、窒素の影響」Proc. IEDM, pp.105-108, Dec. 2004. 「ディープサブミクロンの銅及びアルミニウム配線のイントリンシックな配線エレクロトマイギレーションにおける物理的プロセスのダイナミック研究」IEEE Trans. Device and Materials Reliability, vol.4, no.3, pp.450-456, Sep. 2004. 「６５ｎｍＣＭＯＳのu/low-k BEOL配線の技術信頼性評価」Proc. IPFA, pp.97-195, July 2006

しかし、危険そうなプロセスにおいて設計部門で動作を検証するという観点では、NBTIとHCIは閾値と電流の両方の劣化を招くので、特にアナログ回路では閾値劣化だけ、もしくは電流劣化だけでは検証できない。また、設計側で回路動作を保証するためには、NBTIのモデルがリカバリや周波数効果、実測のばらつきを全て考慮した方法でなければならない。

そこで、本発明は実際の回路動作の保証という観点で信頼性のモデリングとシミュレーション方法を提示し、また、NBTIのリカバリや周波数効果、実測のばらつきを全て考慮した現実的なモデリングを提案するものである。また実際にSPICEシミュレーションをする上での仕組みを明示する。

本発明は、ＭＯＳトランジスタを用いた回路の回路シミュレーション方法において、ＭＯＳトランジスタの初期の閾値電圧Ｖ_ｔ及び飽和電流Ｉ_ｄｓａｔに対応するパラメータを用いて、回路シミュレーションを実行し、ＭＯＳトランジスタのノードの電位変化を取得し、前記回路シミュレーションによって取得したＭＯＳトランジスタのノードの電位変化に基づいて、閾値電圧Ｖｔ及び飽和電流Ｉ_ｄｓａｔに対応するパラメータのストレス印加による変動分を、ストレス停止による回復効果、周波数効果、特性のばらつきを組み込んだトランジスタ特性劣化モデルに基づいて算出し、前記トランジスタ特性劣化モデルに基づいて算出した変動後のパラメータを用いて、回路シミュレーションを再度実行することを特徴とする。

本発明の回路シミュレーション方法は、NBTIのリカバリや周波数効果、ばらつきを全て考慮した現実的なトランジスタ特性劣化モデルに基づいているので、実際の回路動作の保証の観点から有用であり、特に、ＬＳＩ設計の初期段階で利用することにより、品質の高いＬＳＩを製品化するのに役立つものである。

以下、本発明の実施の形態について詳しく説明する。

１．トランジスタ特性の劣化モデル
設計側で回路動作を検証するための信頼性のモデリングを提案する。0.13μmプロセス・テクノロジにおけるPMOSFETのNBTIの特性を実測した。報告されている文献と合わせて、NBTIのモデリングについて詳述する。

（１−１）NBTI特性
モデリングのベースとなるNBTIの特性について述べる。図１はストレス印加時間と劣化の関係を示す。図１(a)は閾値電圧の劣化ΔＶ_ｔで、図１(b)が飽和電流の劣化ΔＩ_ｄｓａｔである。ゲート電圧Ｖ_ｇは-4.62Vと-3.96V、ドレイン電圧Ｖ_ｄとソース電圧Ｖ_ｓとバルク電圧Ｖ_ｂは0V、温度Ｔ_ａは85℃で測定したものである。図から、印加時間の対数と劣化量の対数は比例し、負のゲート電圧が大きいほど劣化量が大きいことがわかる。

次に、閾値劣化量だけで飽和電流の劣化量を再現するかどうかを確認したのが図２である。図２は実測の飽和電流の変動量と、SPICEシミュレーションでの飽和電流の変動量の結果である。これはSPICEの中での閾値と飽和電流をストレス印加前の実測に合わせた状態で、ストレス印加で生じた実測の閾値を代入して、飽和電流の劣化を確認したものである。シミュレーションは、実測の1μAのＶ_ｔとシミュレーションでの1μAのＶ_ｔが一致するように、ゼロ・バイアスの閾値電圧Ｖ_ｔｈ０で調整し、飽和電流を実測の飽和電流に一致するように、ゼロ・バイアスの移動度μ0で合わせ込んだ状態での結果である。飽和電流はおおよそ以下の関係がある。

但し、βは利得係数である。図２からわかるように、閾値劣化量だけでは、飽和電流の劣化に満たず、βの劣化も同時に生じていることが推定できる。すなわち、Ｖ_ｔの劣化のシミュレーション[非特許文献9]では信頼性の保証として十分ではないことがわかる。

一般にNBTIの測定は、MOSFETの４端子の電位条件として、Ｖ_ｂ＝Ｖ_ｓ＝Ｖ_ｄ＝0、Ｖ_ｄｇにストレスをかけて劣化を確認する。NBTIの負バイアスとは、トランジスタのどの端子とどの端子の関係を言うかという報告はほとんどない。ここでは、その疑問を解消するために、図３に＝0Ｖ_ｂ＝0、Ｖ_ｓ＝Ｖ_ｄの条件で、Ｖ_ｇとＶ_ｓ（＝Ｖ_ｄ）を可変した場合のPMOSFETの閾値劣化を測定した結果を示す。Ｖ_ｓ（＝Ｖ_ｄ）をＶ_ｇに近づけていくと劣化量は減少する。

図３から、Ｖ_ｇ＝-4.62V，Ｖ_ｓ＝-0.66Vの特性と、Ｖ_ｇ＝-3.96V，Ｖ_ｓ＝0Vでの特性が類似していることから、ゲートとソース間の電位差Ｖ_ｇｓ（Ｖ_ｇ−Ｖ_ｓ）でNBTIの劣化量はほぼ決定されることがわかる。

（１−２） NBTIのモデリング
前述した特性や報告されたNBTIの測定結果[非特許文献6-21を参照]から、NBTIによるデバイス劣化は以下の特徴をもつ。
・ストレス印加時間の対数と、ΔＶ_ｔの対数は比例
・ストレス印加時間の対数と、ΔＩ_ｄｓａｔの対数は比例
・ゲート電圧と、寿命の対数は比例
・温度と、寿命の対数は比例
・トランジスタのサイズ依存は小さい[非特許文献15を参照]
但し、寿命は閾値変動がある一定値（例えばΔＶ_ｔ＝30mV）に達するまでの時間として定義される。これらの物理現象から、NBTIの基本モデルは以下で表される[非特許文献9,11,12,20]。

但し、Ａは比例定数、βは電圧加速係数、Ｖ_ｇはゲート電圧（V）、Ｅ_ａは活性化エネルギー、ｋはボルツマン定数、Ｔは絶対温度Ｔ＝273.15＋Ｔ_ａ（K）、そして、ｔはストレス印加時間、ｎはストレス印加時間の指数係数である。DCストレスの閾値変動分は数４から、

同様に、DCストレスの飽和電流変動分は、

本発明者は数５と数６を基本に、設計側で回路の動作保証という観点で現実的なモデリングを行う。最初に、クロック信号のように印加電圧が周期性を持つ場合、その周波数とデューティによって、DCストレスよりも変動が小さくなる[非特許文献15-17を参照]。それらの文献から、ストレス印加時間と閾値変動の関係は、おおよそ以下となる。

但し、ΔＶ_ｔ，ＤＣとΔＶ_ｔ，ＡＣはDCとACストレスのそれぞれの閾値変動、ａは対数軸での傾き、ｂ_ＤＣとｂ_ＡＣは対数軸でのDCとACストレスのそれぞれの閾値変動の切片である。すなわち、以下の関係となる。

但し、Ｆ_{Ｖｔ，ＡＣ}は周波数とデューティによって決定されるファクターである。図４に[非特許文献17]のデータ（マーク）と数９のモデリング（線）の整合性を示す。ACストレスはクロックのデューティが30%の場合である。2MHz, 10MHz, 20MHzのＦ_{Ｖｔ，ＡＣ}はそれぞれ約0.28, 0.19, 0.14であった。図４のModelはDCデータ（ΔＶ_ｔ，ＤＣ）にそれらのＦ_{Ｖｔ，ＡＣ}を積算した結果である。

また、ストレス印加を停止すると、閾値はある程度回復する[非特許文献18-21を参照]。ある一定値まで回復して、再度ストレスをかけるとストレスを停止する以前と同様に閾値の劣化が生じる。すなわち、ストレスを停止していた時間を経時から除き、更に回復した閾値変動まで時間を戻すことによって近似する。

但し、ｔ_ＲはＤＣストレスの停止によって回復した閾値電圧に対応する時刻から、ＤＣストレス印加によってその閾値電圧に到達する時刻を差し引いた時間である。

図５に実測結果と数１０のモデルの模式図を示す。モデルは図に示すようにストレス停止によって回復した閾値に該当する時刻まで戻すことで考慮できる。シミュレーションする際には、LSI動作が連続使用なのか、制限付きの使用かでリカバリ（回復）を考慮すればよい。

更に、信頼性試験における実測には、デバイス特性（閾値や飽和電流）や測定のばらつきが含まれる。図６は同一条件で実測したものをプロットしたものである。図から、ストレス印加時間の指数係数（数５のｎ_Ｖｔ）はほぼ一定であるが、ΔＶ_ｔにはばらつきがあることがわかる。このばらつきを考慮すると、以下のようになる。

但し、Ｆ_Ｖｔ，ｖはばらつきのファクターである。ばらつきは回路シミュレーションのモンテカルロ解析で考慮することも可能であるが、処理時間の観点で3σのようなコーナーを定義した方が実用的である。

以上、全ての条件を考慮すると、数５と数９−１１から、本発明者が提案するNBTIによる閾値劣化量ΔＶ_ｔのモデルは以下となる。

同様に、飽和電流の劣化量ΔＩ_ｄｓａｔのモデルは数６と共に以下となる。

Ｆ_{Ｉｄａｓａｔ，ＡＣ}はＡＣストレス印加の補正係数である。Ｆ_{Ｉｄａｓａｔ，ｖ}は、飽和電流のばらつきの係数である。これらの式は、周波数効果や回復効果、ばらつきを考慮しない場合も、パラメータの値の変更のみで、そのまま使用することができる。

閾値劣化量だけでは飽和電流劣化量に満たないことを前述した。回路動作を正確に検証するには両方の特性が重要なので、回路シミュレーションでΔＶ_ｔとΔＩ_ｄｓａｔを一致させる方法を示す。DCストレス時の実測の飽和電流の劣化は数７から既知である。実測の閾値劣化と飽和電流の劣化から、SPICEシミュレーションによって、その差分を求める。直接βを扱うのはSPICEシミュレーションを実行する場合に不便なので、ゼロ・バイアス時の移動度U0で代用する。結果は図７になる。図２に示したように、実測の飽和電流の劣化と、実測の閾値劣化からSPICEで求めた飽和電流の劣化は大きく異なっていたが、閾値の劣化と移動度の劣化で表現した方法は図７から近似として有効なことがわかる。

（１−３） NBTIとHCIのシミュレーションでの扱い
HCIによるデバイス劣化は古くから研究され、その実測やモデリングが多く報告されている[非特許文献3-5,1,12-14]。HCIもNBTIと同様にΔＶ_ｔとΔＩ_ｄｓａｔの両方を扱う。HCIのモデリングは本発明の主旨ではないのでモデル記述は省略する。

回路シミュレータでNBTIやHCIによるデバイス劣化をうまく扱うために、Ｖ_ｔの変動としてゼロ・バイアス時の閾値電圧VTH0を変動させる。閾値電圧VTH0の変動分をΔとする。また、VTH0の変動はゼロ・バイアス時の移動度U0で補正する。移動度U0の変動分をΔU0とする。HSPICEでは、Ｖ_ｔの加算パラメータとしてdelvt0、U0の積算パラメータとしてmulc0が用意されているので、それらを利用する。NBTIとHCIを組み合わせた時、基本的には以下の関係[非特許文献14]を用いる。

動作上、NBTIとHCIを完全に分離した寿命算出は難しいが、実際の劣化として、NBTIはPMOSに、HCIはNMOSに大きな影響を及ぼす[非特許文献1,3,4,6-11,13, 15-17,19-21を参照]ので、実用上問題は生じない。

２．解析方法
信頼性シミュレーションのフローを図８に示す。必要なデータは、回路シミュレータが実行可能なSPICE入力ファイルと、信頼性パラメータと解析条件が記述された制御ファイルである。信頼性パラメータはNBTIやHCIの劣化モデルのパラメータの値であり、解析条件は何年後の劣化特性を見るのか、温度や電圧、SPICEでの入力条件等が含まれる。回路シミュレーションによる信頼性解析の手順は以下である。

（１）入力データの読み込み
SPICE入力ファイルと制御ファイルを読み込み、解析条件を求め、必要なトランジスタのノード電位を出力するようにSPICE入力ファイルを書き換えて、SPICEシミュレーションを実行する。信頼性パラメータは劣化前の初期値を用いる。
（２）全ノードの電位変化を抽出し、劣化量計算SPICE出力ファイルから、必要なトランジスタのノード電位の時間軸での変化を読み取り、NBTIとHCIのためのΔVTH0とΔU0を計算する。
（３）信頼性考慮SPICE入力ファイルを作成し、劣化情報（ΔVTH0とΔU0）を付加したSPICE入力ファイルを作成し、SPICEシミュレーションを再度実行する。
（４）解析結果レポートDC印加時のワースト寿命、過渡解析における寿命、指定年数でのNBTIによるΔＶ_ｔとΔU0、HCIによるΔＶ_ｔとΔU0、危険なトランジスタ情報、初期のSPICE結果（劣化前）と指定年数での結果（劣化後）等をレポートする。

本機能はC言語（約7千ステップ）でインプリメントされ、自動で信頼性解析を行うことができる。実行時間はSPICEの実行条件（回路規模やタイム・ステップ）に依存するが、前処理として１回のシミュレーションを実行するのでほぼその分のオーバー・ヘッドがかかる。実行時間の実際例については以下に示す。

３．本発明の回路シミュレーションの適用例
実際の0.13mプロセス・テクノロジで作成されたアナログ回路であるADC（アナログ・デジタルコンバータanalog-digital converter）に適用した結果を示す。ワースト条件解析として温度は125℃、回路は2電源を使用し、高い方が3.6V（Typ=3.3V）、低い方が1.32V（Typ=1.2V）である。NBTIはPMOSをHCIはNMOSを対象として解析した。

回路の模式図を図９に示す。図１０に信頼性シミュレーション中に自動で作成される信頼性考慮SPICE入力ファイルの一例を示す。このファイルは本例では10年後の劣化（ΔVTH0とΔU0）と一緒に回路シミュレーションするために作成される。

図１１に劣化前と劣化後の結果を示す。温度が25℃、電源電圧がティピカルの時のコンパレータによるアドレス・データの特性を見たものである。劣化前と劣化後では電圧変化の時間的な差が生じていることがわかる。しかし、その差は許容範囲であり、アドレス出力が正常に変化している。すなわち、本回路では特性上の問題は生じないことが検証できた。

通常のデジタル回路では動作時の劣化として、劣化前の条件で一度回路シミュレーションを実行して、劣化量（ΔVTH0とΔU0）を求め、劣化後の条件で回路シミュレーションを行う。その入力条件は劣化量を求める場合も実際の特性を求める場合も同じなので、その処理時間はほぼ２回の合計となる。アナログ回路の場合は、劣化条件が悪い状態設定と動作モードが異なるため、劣化量を求めるための条件設定と例えば１０年後の特性を確認するための条件設定が必要である。

本ADCでは劣化量を求める実行時間は回路動作検証するための実行時間よりも非常に短い。劣化が大きく生じる条件は一定電圧が加わっている場合であり、SPICEでの過渡解析の時間が短くて済むからである。本ADCでの実行時間を表１に示す。

その実行時間は、図８に示すフローを全て含み、劣化量を求めるための前処理、劣化前のシミュレーション、劣化後のシミュレーションを含む。表１より、解析時間のトータルが2682秒、劣化前と劣化後のSPICE実行時間の合計が2471秒であるので、本ツールでの劣化量計算時間は僅かであり、実行時間は劣化前と劣化後のSPICEシミュレーション時間の合計に依存することがわかる。

以上説明したように、本実施形態においては、実際の回路動作の保証という観点で、負バイアス温度不安定性（NBTI）のリカバリや周波数効果、実測のばらつきを全て考慮した現実的なモデリングを提示した。また、ホットキャリア注入（HCI）のデバイス劣化と組み合わせて信頼性シミュレーションする方法を示し、ADCに適用した結果を示した。本発明のシミュレーション方法は、設計の初期段階で利用することにより、品質の高いLSIを製品化するのに役立つものである。

ＮＢＴＩによる閾値電圧Ｖ_ｔと飽和電流Ｉ_ｄｓａｔの劣化を示す図である。実測の飽和電流変動分ΔＩ_ｄｓａｔと実測の閾値変動分ΔＶ_ｔからＳＰＩＣＥシミュレーションで求めたΔＩ_ｄｓａｔを示す図である。ゲート電圧Ｖ_ｇとソース電圧Ｖ_Ｓ（ドレイン電圧Ｖ_ｄ）を可変とした時のΔＶ_ｔを示す図である。ＤＣストレス印加時とＡＣストレス印加時のΔＶ_ｔを示す図である。ゲート電圧Ｖ_ｇ＝−３．９６Ｖ，温度Ｔａ＝８５℃におけるΔＶ_ｔのリカバリ特性を示す図である。ゲート電圧Ｖ_ｇ＝−３．９６Ｖ，温度Ｔａ＝８５℃におけるΔＶ_ｔのばらつきを示す図である。移動度で調整した場合における、実測のΔＩ_ｄｓａｔと実測のΔＶ_ｔからＳＰＩＣＥシミュレーションで求めたΔＩ_ｄｓａｔを示す図である。本発明の実施形態による回路シミュレーション方法を示す処理フロー図である。ＡＤＣ回路の一部の回路図である。信頼性を考慮したＳＰＩＣＥ入力ファイルの一例を示す図である。劣化前と劣化後のパラメータによる回路シミュレーションの結果を示す波形図である。

Claims

ＭＯＳトランジスタを用いた回路の回路シミュレーション方法において、
ＭＯＳトランジスタの初期の閾値電圧Ｖ_ｔ及び飽和電流Ｉ_ｄｓａｔに対応するパラメータを用いて、回路シミュレーションを実行し、ＭＯＳトランジスタのノードの電位変化を取得し、
前記回路シミュレーションによって取得したＭＯＳトランジスタのノードの電位変化に基づいて、閾値電圧Ｖ_ｔ及び飽和電流Ｉ_ｄｓａｔに対応するパラメータの電圧ストレス印加による変動分を、ストレス停止による回復効果、周波数効果、特性のばらつきを組み込んだトランジスタ特性劣化モデルに基づいて算出し、
前記トランジスタ特性劣化モデルに基づいて算出した変動後のパラメータを用いて、回路シミュレーションを再度実行することを特徴とする回路シミュレーション方法。
前記トランジスタ特性劣化モデルは、以下の数式で表されることを特徴とする請求項１に記載の回路シミュレーション方法。

ΔＶ_ｔは閾値電圧Ｖ_ｔの変動分である。ΔＶ_ｔ，ＤＣはＤＣストレス印加による閾値変動分である。ｔはＤＣストレス印加時間である。ｔ_ＲはＤＣストレスの停止によって回復した閾値電圧に対応する時刻から、ＤＣストレス印加によってその閾値電圧に到達する時刻を差し引いた時間である。ｎ_Ｖｔは指数係数である。Ｆ_{Ｖｔ，ＡＣ}はＡＣストレス印加の補正係数である。Ｆ_Ｖｔ，ｖは、閾値電圧のばらつきの係数である。

ΔＩ_ｄｓａｔは飽和電流変動分である。ΔＩ_{ｄｓａｔ，ＤＣ}はＤＣストレス印加による飽和電流変動分である。Ｆ_{Ｉｄａｓａｔ，ＡＣ}はＡＣストレス印加の補正係数である。Ｆ_{Ｉｄａｓａｔ，ｖ}は、飽和電流のばらつきの係数である。
前記回路シミュレーションはＳＰＩＣＥを用いた回路シミュレーションであり、前記閾電圧Ｖ_ｔはＳＰＩＣＥにおけるゼロ・バイアス時の閾値電圧ＶＴＨ０に対応し、前記飽和電流Ｉ_ｄｓａｔはゼロ・バイアス時の移動度Ｕ０に対応することを特徴とする請求項１または請求項２に記載の回路シミュレーション方法。