JP2003188184A - 半導体装置のシミュレーション方法、劣化度の計算方法、劣化パラメータの計算方法、ならびに半導体装置の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 ホットキャリア劣化を回路シミュレーション
と並列に計算することによって、電圧ファイルを不要と
することができ、またシミュレーション速度を向上させ
ることができる半導体装置の設計技術を提供する。 【解決手段】 全体的なパフォーマンス変更を計算する
ための統合化システムであって、回路・ネットリストの
ライブラリ１と、このライブラリ１の各種情報を用いて
回路シミュレーションとトランジスタ動作変更シミュレ
ーションとを組み合わせて行う組み合わせシミュレータ
２と、劣化による遅延の回路動作の情報を格納する回路
動作ファイル３などから構成され、組み合わせシミュレ
ータ２には回路およびトランジスタ動作変更シミュレー
ションエンジン４，５が設けられ、回路シミュレータ
と、トランジスタ動作の変更を計算するためのシミュレ
ータとを組み合わせて１つのプログラムにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の設計
技術に関し、特にホットキャリア劣化を回路シミュレー
ションと並列に計算する方法および装置に適用して有効
な技術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体装置の設計技術に関しては、以下のような技術が考
えられる。なお、以下において、参照する文献は次のと
おりである。

【０００３】［Ｌｅｅ９０］：P．M．Lee，“Modeling
and simulation of hot-carrier effects in MOS devic
es and circuits，”Ph．D．Thesis，University of Ca
lifornia， Berkeley，Electronics Research Laborato
ry Memorandum UCB/ERL M90/30， Apirl 1990． ［Ｃｈｅ９９］：P．Chen，L．Wu，G．Zhang，and Z．L
iu，“A Unified Compact Scalable DId Model for Hot
Carrier Reliability Simulation，”IEEE publicatio
n， 1999． ［Ｗｏ１９５］：R．Woltjer，G．M．Paulzen，H．G．P
omp，H．Lifka，and P．H．Woerlee，“Three hot-carr
ier degradation mechanisms in deep-submicron PMOSF
ET’s，” IEEE Trans． Electron Devices Vol．42，N
o．１，pp．109-114，January 1995． １．全体的なパフォーマンス変更を計算するためのシス
テム 全体的なパフォーマンス変更の劣化をシミュレーション
するシステムは、常に２つの異なるプログラムに細分さ
れる。例えば、各トランジスタ／論理セル内の動作変更
を予想するシステムに外付けした回路シミュレータを使
用している。このような、回路シミュレータと、トラン
ジスタ動作の変更を計算するためのシミュレータとを別
々のプログラムとして設けたシステムの一例を図３３に
示す。

【０００４】図３３において、システムは、回路のデー
タ、各回路間を接続する結線データなどの各種情報を格
納する回路・ネットリストのライブラリ１と、このライ
ブラリ１の各種情報を用いて回路シミュレーションを行
う回路シミュレータ１０１と、回路シミュレーション結
果の電圧波形情報を格納する電圧ファイル１０２と、電
圧ファイル１０２の電圧波形情報を用いてトランジスタ
動作の変更を計算するための劣化シミュレーションを行
う劣化シミュレータ１０３と、劣化による遅延の回路動
作の情報を格納する回路動作ファイル３などから構成さ
れている。

【０００５】このシステムにおいては、回路・ネットリ
ストのライブラリ１の各種情報を用いて、回路シミュレ
ータ１０１により回路シミュレーションを行い、このシ
ミュレーション結果の電圧波形情報を電圧ファイル１０
２に格納する。さらに、電圧ファイル１０２の電圧波形
情報を用いて、劣化シミュレータ１０３によりトランジ
スタ動作の変更を計算するための劣化シミュレーション
を行い、この結果を回路・ネットリストのライブラリ１
に格納する。再度、回路・ネットリストのライブラリ１
の各種情報を用いて、回路シミュレータ１０１により回
路シミュレーションを行い、このシミュレーション結果
を劣化による遅延の回路動作の情報として回路動作ファ
イル３に格納する。

【０００６】２．各トランジスタの動作変更を計算する
モデル ２−１．基本概念 ホットキャリアの劣化は、電圧ストレスによるトランジ
スタＩ−Ｖ特性の変更を示す。劣化を加速する高バイア
ス電圧のデバイスストレスが生じるため、動作の変化を
適当な時間で測定することができる。劣化検出の項目は
いくつかあるが、その典型的な１つは、確実に定義した
Ｖｇｓ、Ｖｄｓ、Ｖｂｓバイアス電圧（例えば、Ｖｇｓ
＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ／２、Ｖｂｓ＝０）、ドレイ
ン電流劣化率ΔＩｄｓ／Ｉｄｓ０である。ΔＩｄｓは、
ストレスの進行に従ったドレイン電流の変化である。ロ
グ−ログスケールにおいて、ストレス時間に対するΔＩ
ｄｓ／Ｉｄｓ０で示した場合、一般に、図３４に示すよ
うな直線特性が見られる。

【０００７】図３４は、一般的な劣化−ストレス時間動
作の一例を示すグラフである。図３４に示すような力−
法則関係を使用してデータをモデリングすることができ
る。一般に、ｎは０．２〜０．８の範囲内にある。

【０００８】ここで、図３４のＤｆで示す特定の劣化レ
ベルを、デバイスの寿命τを定義するための劣化のレベ
ルとして定義することができる。つまり、劣化レベルＤ
ｆに関連するデバイスの寿命はτであるということであ
る。この２つの間（Ｄｅｇ＝Ｄｆであればｔ＝τ）を転
換するために、力−法則（式（１））を用いて、劣化モ
デルをデバイスの寿命τまたは実際のデバイスの劣化
（例えば、この場合はΔＩｄｓ／Ｉｄｓ０）のいずれか
に関連して定義することができる。

【０００９】

【数１０】

【００１０】または、Ｄｆおよびτの表記を用いて、デ
バイスの寿命の定義と式（１）、Ｄｆ＝Ａτⁿから以下
のように示して定義することもできる。

【００１１】

【数１１】

【００１２】２−２．ＮＭＯＳＦＥＴデバイス 例えば、ＮＭＯＳＦＥＴのホットキャリアモデルは、ド
レインと基板電流に基づいて、ＮＭＯＳＦＥＴトランジ
スタの劣化を計算するものである。これは物理に基づい
たモデルである。

【００１３】

【数１２】

【００１４】なお、τ：デバイス寿命、Ｉｄｓ：ドレイ
ン電流、Ｉｓｕｂ：基板電流、ｍ，Ｂ：パラメータ、を
それぞれ示す（文献［Ｌｅｅ９０］参照）。

【００１５】２−３．ＰＭＯＳＦＥＴデバイス例えば、
ＰＭＯＳＦＥＴのホットキャリアモデルは、基本的には
２つのモデル がある。その内の１つを、以下の式（１０）に示す。

【００１６】

【数１３】

【００１７】なお、Ｉｄｓ：ドレイン電流、Ｉｓｕｂ：
基板電流、Ｉｇｓ：ゲート電流、Ｗ：デバイスチャネル
幅、ｔ：時間、Ｗｂ，Ｈｂ，Ｗｇ，Ｈｇ，ｍｂ，ｍｇ：
測定から抽出したパラメータ、をそれぞれ示す（文献
［Ｌｅｅ９０］参照）。

【００１８】３．デバイス劣化を計算する実行の流れ 図３５は、前記１．全体的なパフォーマンス変更を計算
するためのシステムにおける、デバイス劣化計算の実行
の流れを示す。一般に、回路・ネットリストのライブラ
リ１の各種情報を用いて回路シミュレータ１０１により
回路シミュレーションを行い、この結果の電圧波形デー
タを電圧ファイル１０２に格納し、この電圧波形データ
を用いて劣化シミュレータ１０３によりホットキャリア
の劣化シミュレーションを行う。このように、回路・ネ
ットリストのライブラリ１の各種情報を用いる回路シミ
ュレーションと、電圧ファイル１０２の電圧波形データ
を用いる劣化シミュレーションは、個別のシミュレータ
で実行される。電圧波形データの移動は電圧ファイル１
０２を介して行う。そして、劣化による遅延の回路動作
の情報は回路動作ファイル３に格納する。

【００１９】なお、トランジスタの劣化シミュレーショ
ンに関する技術としては、例えば特開平１１−１３５３
８８号、特開平１１−９７６７６号、特開平６−１６８
２９３号、特開平１０−２２８４９７号、特開平１１−
２１９３８０号、特開平８−３１８９３号の各公報に記
載される技術などが挙げられる。

【００２０】

【発明が解決しようとする課題】本発明者は、前記のよ
うな半導体装置の設計技術について検討した結果、以下
のようなことを明らかとした。

【００２１】前記１．全体的なパフォーマンス変更を計
算するためのシステム、前記３．デバイス劣化を計算す
る実行の流れ、に伴う問題は、（１）大規模な回路の場
合、電圧ファイルが非常に大きくなり、全体の実行が連
続的に進行しなくなる。（２）電圧ファイルが大きくな
ると、この電圧ファイルに対する書き込み／読み出しに
時間がかかり、ＴＡＴが長くなる。

【００２２】また、前記２−２．ＮＭＯＳＦＥＴデバイ
スのモデルに伴う問題は、（１）モデルが複雑である。
Ｉｄｓ用のモデルとＩｓｕｂ電流を使用する必要があ
る。つまり、（ａ）シミュレータのサポートが困難であ
り、（ｂ）シミュレーション中の計算時間が長い。
（２）このモデルの、各依存性を示す部分が互いに内部
関連しているため、このモデルを全てのバイアス依存性
およびＬｇに適合させることが非常に困難である。

【００２３】また、前記２−３．ＰＭＯＳＦＥＴデバイ
スのモデルに伴う問題は、（１）全てのＰＭＯＳＦＥＴ
のホットキャリア機構を考慮していない。（２）ＮＭＯ
ＳＦＥＴモデルと類似して、様々なモデル（Ｉｄｓ、Ｉ
ｓｕｂ、Ｉｇｓ）を用いてデバイス電流を決定しなけれ
ばならない。これ以外にも、モデル自体が複雑である。

【００２４】そこで、本発明の目的は、ホットキャリア
劣化を回路シミュレーションと並列に計算することによ
って、電圧ファイルを不要とすることができ、またシミ
ュレーション速度を向上させることができる半導体装置
の設計技術を提供することにある。

【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２７】本発明は、２つの部分から構成されてい
る。（１）回路／システムの全体パフォーマンスを変更
するために、回路／システム内の各トランジスタまたは
各論理セルの劣化を計算し、次に、この劣化した動作を
中央回路／システムに付加する統合化システム。これが
本発明の主要部分である。（２）前記（１）で説明し
た、各トランジスタ／論理セルの劣化した動作を予想す
る統合化システムにおいて実現される計算およびモデリ
ング方法論。

【００２８】すなわち、本発明による半導体装置のシミ
ュレーション方法は、第１時刻での信号の回路シミュレ
ーションを第１演算処理手段で計算して、第１時刻での
信号に対応した劣化度を第２演算処理手段で計算する間
に、第１時刻から所定の時間経過した第２時刻での信号
の回路シミュレーションの第１演算処理手段の計算を並
列して実行するものである。さらに、第１時刻での信号
に対応した劣化度を、回路毎に分割して第２演算処理手
段と他の演算処理手段とで並列して計算するようにした
ものである。

【００２９】また、本発明による劣化度／劣化パラメー
タの計算方法は、半導体装置の劣化度をバイアス電圧お
よびデバイス形状を用いて計算する演算処理手段によ
り、ＮＭＯＳＦＥＴの寿命τの計算を式（３）〜式
（９）で求め、前記寿命τから劣化度Ｄｅｇを式（１
ａ）で求めるものであり、さらに半導体装置の劣化パラ
メータをバイアス電圧およびデバイス形状を用いて計算
する演算処理手段により、劣化度Ｄｅｇから劣化パラメ
ータＰを式（２１）で求めるようにしたものである。な
お、各式は発明の実施の形態において参照することがで
きる。

【００３０】また、本発明による劣化度／劣化パラメー
タの計算方法は、半導体装置の劣化度をバイアス電圧お
よびデバイス形状を用いて計算する演算処理手段によ
り、ＰＭＯＳＦＥＴの劣化度Ｄｅｇを式（１１）で求
め、このうち、電子トラップモードの劣化度ＤｅｇＥＴ
を式（１２）〜式（１４）、界面状態モードの劣化度Ｄ
ｅｇＳＳを式（１５）〜式（１７）、ホールトラップモ
ードの劣化度ＤｅｇＨＴを式（１８）〜式（２０）でそ
れぞれ求めるものであり、さらに半導体装置の劣化パラ
メータをバイアス電圧およびデバイス形状を用いて計算
する演算処理手段により、劣化度Ｄｅｇから劣化パラメ
ータＰを式（２１）で求めるようにしたものである。な
お、各式は発明の実施の形態において参照することがで
きる。

【００３１】さらに、本発明による半導体装置の設計方
法は、前述した半導体装置のシミュレーション方法、Ｎ
ＭＯＳＦＥＴに関する劣化度／劣化パラメータの計算方
法、ＰＭＯＳＦＥＴに関する劣化度／劣化パラメータの
計算方法、を組み合わせて実現するようにしたものであ
る。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００３３】１．全体的なパフォーマンス変更を計算す
るための統合化システム 本発明の一実施の形態の、全体的なパフォーマンス変更
を計算するための統合化システムの構成の一例を説明す
る。図１は、回路シミュレータと、トランジスタ動作の
変更を計算するためのシミュレータとを組み合わせて、
１つのプログラムにした統合化システムを示す構成図で
ある。

【００３４】図１において、本実施の形態の統合化シス
テムは、回路のデータ、各回路間を接続する結線データ
などの各種情報を格納する回路・ネットリストのライブ
ラリ１と、このライブラリ１の各種情報を用いて回路シ
ミュレーションとトランジスタ動作変更シミュレーショ
ンとを組み合わせて行う組み合わせシミュレータ２と、
劣化による遅延の回路動作の情報を格納する回路動作フ
ァイル３などから構成されている。組み合わせシミュレ
ータ２には、回路シミュレーションエンジン４と、トラ
ンジスタ動作変更シミュレーションエンジン５が設けら
れている。

【００３５】このシステムにおいては、回路・ネットリ
ストのライブラリ１の各種情報を用いて、組み合わせシ
ミュレータ２の回路シミュレーションエンジン４により
回路シミュレーションを行い、これと並行して、シミュ
レーション結果の電圧波形情報を用いて、トランジスタ
動作変更シミュレーションエンジン５によりトランジス
タ動作の変更を計算するためのシミュレーションを行
い、このシミュレーション結果を劣化による遅延の回路
動作の情報として回路動作ファイル３に格納する。

【００３６】なお、この統合化システムは、特に限定さ
れるものではないが、例えばＣＡＤやＤＡと呼ばれる計
算機ソフトウェアなどを用いたワークステーション上に
構築され、一般的な、システム全体の制御・演算処理を
司るＣＰＵ（演算処理手段）などの演算処理装置、デー
タや制御・演算処理プログラムを記憶するハードディス
ク、ＲＯＭやＲＡＭなどの記憶装置を内蔵した本体と、
ディスプレイなどの表示装置と、キーボードやマウスな
どの入力装置と、ＤＶＤ−ＲＯＭやＣＤ−ＲＯＭなどの
記憶媒体が挿抜可能な補助記憶装置などから構成されて
いる。

【００３７】例えば、ライブラリ１の情報は記憶媒体に
格納されており、半導体装置の設計時にワークステーシ
ョン上に読み出されて処理される。回路シミュレーショ
ンエンジン４およびトランジスタ動作変更シミュレーシ
ョンエンジン５からなる組み合わせシミュレータ２は、
演算処理プログラムとして記憶装置に格納され、このシ
ミュレーション用のプログラムに従い演算処理手段であ
るＣＰＵの制御により各シミュレーションが実行され
る。この演算処理の途中のデータは、その都度、記憶装
置に格納される。回路動作ファイル３は、データとして
記憶装置に格納される。また、後述する各デバイスモデ
ルについての計算（式（１）〜式（２１））なども、モ
デル計算用のプログラムに従い演算処理手段であるＣＰ
Ｕの制御によって実行される。

【００３８】本実施の形態の統合化システムでは、回路
シミュレーションエンジン４と、トランジスタ動作変更
シミュレーションエンジン５とを組み合わせて、組み合
わせシミュレータ２として１つのプログラムにして実現
していることにより、以下のような利点がある。

【００３９】（１）電圧波形情報を格納するための中間
ファイルが不要となる。従って、ハードディスクに要す
るスペースが大幅に減少し、また、情報をディスクから
読み書きする必要がないため、シミュレーション速度が
加速する。

【００４０】（２）トランジスタ動作変更シミュレーシ
ョンを回路シミュレーションと並列して行うことが可能
となる。従って、複数のＣＰＵワークステーションを使
用する際にシミュレーション速度が加速する。

【００４１】２．各トランジスタの動作変更を計算する
モデル ２−１．ＮＭＯＳＦＥＴデバイス 各トランジスタの動作変更を計算するモデルとして、Ｎ
ＭＯＳＦＥＴデバイスのモデルを説明する。図２〜図４
は、デバイス寿命τのＶｇｓ、Ｖｄｓ、Ｌｇ依存をそれ
ぞれ示すグラフである。

【００４２】本実施の形態において、提案するＮＭＯＳ
ＦＥＴデバイス用のホットキャリアモデルは、より容易
なパラメータ抽出およびより優れたデータフィッティン
グが可能な経験的モデルである。特に、Ｖｇｓ（バイア
ス電圧）、Ｖｄｓ（バイアス電圧）、Ｌｇ（チャネル
長）劣化依存性（デバイス寿命）を正確に適合させるこ
とが可能である。これは、モデルを、これら３つの量か
らデバイスの寿命に直接適合するためである。これを、
式（３）〜式（９）を用いて説明する。

【００４３】

【数１４】

【００４４】なお、式（５）、式（６）は、新規な技術
の部分であり、式（８）、式（９）は一般に知られた原
理から適用した部分である。

【００４５】図２〜図４に示すように、デバイス寿命τ
は、Ｖｇｓ、Ｖｄｓ、Ｌｇにそれぞれ依存している。図
２は、式（５）のｆ１（Ｖｇｓ）で示したデバイス寿命
τのＶｇｓ依存性を示し、この特性への適合が新規な技
術である。図３は式（８）のｆ２（Ｖｄｓ）で示したデ
バイス寿命τのＶｄｓ依存性、図４は式（９）のｆ３
（Ｌｇ）で示したデバイス寿命τのＬｇ依存性をそれぞ
れ示している。具体的な説明は後述する。

【００４６】２−２．ＰＭＯＳＦＥＴデバイス 各トランジスタの動作変更を計算するモデルとして、Ｐ
ＭＯＳＦＥＴデバイスのモデルを説明する。図５〜図１
９は、ＰＭＯＳＦＥＴデバイスのモデルを各構成要素に
基づいて示すグラフであり、詳細はそれぞれについて後
述する。

【００４７】本実施の形態において、提案するＰＭＯＳ
ＦＥＴデバイス用のホットキャリアモデルは、既存のモ
デルにバイアス依存性の構成要素を追加したものであ
る。既存のモデルは、劣化を３つの構成要素、すなわち
電子トラッピング、ホットホール界面状態、ホットホー
ルトラッピング機構に分類している。これらの分類機構
について、式（１１）〜式（２０）を用いて説明する
（文献［Ｗｏ１９５］参照）。

【００４８】ＮＭＯＳＦＥＴホットキャリアモデルの場
合と同様に、異なる機構用のモデルとバイアス電圧は独
立した要素として実現される。これにより、新規な機構
の実現が容易になる。

【００４９】全体の劣化Ｄｅｇ（例えば、ＮＭＯＳＦＥ
Ｔの場合で定義したように、Ｄｅｇ＝ΔＩｄｓ／Ｉｄｓ
０）は、式（１１）で求めることができる。

【００５０】

【数１５】

【００５１】電子トラップモードの劣化ＤｅｇＥＴは、
式（１２）〜式（１４）で求めることができる。

【００５２】

【数１６】

【００５３】界面状態モードの劣化ＤｅｇＳＳは、式
（１５）〜式（１７）で求めることができる。

【００５４】

【数１７】

【００５５】ホットトラップモードの劣化ＤｅｇＨＴ
は、式（１８）〜式（２０）で求めることができる。

【００５６】

【数１８】

【００５７】ここで、劣化Ｄｅｇの定義は、Ｄｅｇ＞０
が正の劣化を意味するようになされている。つまり、Δ
Ｉｄｓ＜０、または電流が減衰した場合、ΔＩｄｓ／Ｉ
ｄｓ０劣化についてＤｅｇ＞０となる。電子トラップモ
ードでは、式（１２）の前にマイナスの記号がある。こ
れは、デバイスパフォーマンスの拡大を意味する。つま
り、ドレイン電流劣化の場合には、ΔＩｄｓ＞０、また
はドレイン電流が増加する。

【００５８】要約すると、この場合の新規な技術は、式
（１３）、式（１６）、式（１９）のデバイス寿命τ項
について、また、式（１２）、式（１５）、式（１８）
の既存の技術モデルについて、バイアスおよびデバイス
形状依存性のモデルを実現し、また、ある場合において
は（中間状態モデル）、電力法則項ｎｓｓにバイアス依
存を追加する（式（１７））。図５〜図７は、既存の技
術モデルの測定データへの適合を示し、一方、図８〜図
１４は、ここで新規な技術として提示している新規モデ
ルへの適合を示している。最後に、図１５〜図１９は、
１組のみのパラメータセットを使用して、様々なストレ
ス性のバイアス状態での、ストレス時間に対するデバイ
ス劣化への適合を示す。１組のパラメータセットを使用
した、このデータの適合は、新規な技術のモデルを用い
なければ実施できない。

【００５９】図５は、電子トラッピングおよびインター
フェース状態における、式（１２）と式（１５）の混合
を表し、既存の技術である。この図５は、低いＶｇｓの
場合の、ストレス時間に対するΔＩｄｓ／Ｉｄｓ０劣化
を示すグラフである。この場合、ΔＩｄｓ／Ｉｄｓ０は
負であり、ホットホール注入が電子注入に対して優勢で
あることを示している。しかしながら、電子注入の実施
の結果である若干の湾曲がある。

【００６０】図６は、インターフェース状態における式
（１５）を表し、既存の技術である。この図６は、中程
度のＶｇｓの場合の、ストレス時間に対するΔＩｄｓ／
Ｉｄｓ０劣化を示すグラフである。ΔＩｄｓ／Ｉｄｓ０
は、ホットホール界面状態モデルのみを使用したモデリ
ングを可能にする、直線性状を呈している。

【００６１】図７は、ホールトラッピングにおける式
（１８）を表し、既存の技術である。この図７は、高い
Ｖｇｓの場合の、ストレス時間に対するΔＩｄｓ／Ｉｄ
ｓ０劣化を示すグラフである。ΔＩｄｓ／Ｉｄｓ０は、
このホットホールトラッピング方式に若干の湾曲を呈し
ている。この動作は、ホットホールトラッピングモデ
ル、式（１８）によってのみモデリングされる。

【００６２】図８は、式（１３）を表し、新規な技術で
ある。この図８は、ストレスＶｇｓに対するホットエレ
クトロン注入寿命τＥＴを示すグラフであり、式（１
３）への、ログ−ログスケールにおける直線適合を示
す。

【００６３】図９は、式（１６）を表し、新規な技術で
ある。この図９は、Ｖｇｓに対するホットホール界面状
態寿命τｓｓを示すグラフであり、ＮＭＯＳＦＥＴの劣
化に類似した放射状の動作を示す。

【００６４】図１０は、式（１７）を表し、新規な技術
である。この図１０は、Ｖｇｄに対するホットホール界
面状態スロープパラメータｎｓｓを示すグラフであり、
直線適合を示している。

【００６５】図１１は、式（１６）を表し、新規な技術
である。この図１１は、１／Ｖｄｓに対するホットホー
ル界面状態寿命τｓｓを示すグラフであり、ログ−ログ
形式における直線適合を示している。

【００６６】図１２は、式（１６）を表し、新規な技術
である。この図１２は、Ｌｇに対するホットホール界面
状態寿命τｓｓを示すグラフであり、ログ−ログ形式に
おける直線適合を示している。

【００６７】図１３は、式（１９）を表し、新規な技術
である。この図１３は、Ｖｇｓに対するホットホールト
ラッピング寿命τＨＴを示すグラフであり、ログ−ログ
スケールにおける直線適合を示している。

【００６８】図１４は、式（１９）を表し、新規な技術
である。この図１４は、Ｖｄｓに対するホットホールト
ラッピング寿命τＨＴを示すグラフであり、Ｖｄｓ＝０
Ｖにおける、Ｖｄｓ＜０Ｖのログ−線形スケールにおけ
る適合を示している。

【００６９】図１５は、式（１１）〜式（２０）の内の
モデルを１つ用いた劣化の予想を表す。これは、Ｖｇｓ
ｓｔｒｅｓｓのストレス時間に対する劣化を１つのパラ
メータとして示すグラフである。

【００７０】図１６は、式（１１）〜式（２０）の内の
モデルを１つ用いた劣化の予想を表す。この図は、高い
Ｖｇｓｓｔｒｅｓｓの場合を表しているので、主にホッ
トエレクトロンとホットホール界面状態モデル（式（１
１）〜式（１７））で有効となる。これは、Ｖｄｓｓｔ
ｒｅｓｓのストレス時間に対する劣化を１つのパラメー
タとして示すグラフである。

【００７１】図１７は、式（１１）〜式（２０）のモデ
ルを１つ用いた劣化の予想を表す。これは、Ｌｇのスト
レス時間に対する劣化を１つのパラメータとして示すグ
ラフである。

【００７２】図１８は、式（１１）〜式（２０）の内の
モデルを１つ用いた劣化の予想を表す。この図は、低い
Ｖｇｓｓｔｒｅｓｓの場合を表しているので、主にホッ
トホールモデル（式（１１），式（１８）〜式（２
０））で有効となる。これは、Ｖｄｓｓｔｒｅｓｓのス
トレス時間に対する劣化を１つのパラメータとして示す
グラフである。

【００７３】図１９は、式（１１）〜式（２０）の内の
モデルを１つ用いた劣化の予想を表す。これは、Ｖｇｓ
ｓｔｒｅｓｓのストレス時間に対する劣化を１つのパラ
メータとして示しており、Ｖｄｓｓｔｒｅｓｓ＝０であ
る場合のグラフである。

【００７４】３．劣化したＩ−Ｖ・ＭＯＳＦＥＴ動作の
モデリング劣化したＩ−Ｖ・ＭＯＳＦＥＴ動作のモデリ
ングを説明する。図２０は、前述のモデルを用いて計算
することができる、モデルパラメータ対劣化（例えばΔ
Ｉｄｓ／Ｉｄｓ０）の依存性を示すグラフである。

【００７５】前述したように、劣化モデルは、時間に対
する特定のデバイス特性（例えば、Ｖｇｓ＝Ｖｃｃ、Ｖ
ｄｓ＝Ｖｃｃ／２におけるドレイン電流）の劣化量を予
想する。ここでは、劣化後における全体のＭＯＳＦＥＴ
・Ｉ−Ｖ動作を予想する方法論について、前記のように
して算出した劣化を用いて説明する。

【００７６】この概念の背後にある考えは、Ｉ−Ｖ曲線
の形状の変化を予想するために、特定のＭＯＳＦＥＴモ
デルパラメータの値を変更することである。パラメータ
の選択は、デバイスの劣化した特性に従って変えること
ができる。一般には、全てのパラメータの値が変更され
ることはなく、いくつかのパラメータは初期のデバイス
から得た値にとどまる。

【００７７】基本的な方法論は次のとおりである。

【００７８】（１）初期のＭＯＳＦＥＴデバイスからＩ
−Ｖ曲線を測定する。初期のモデルパラメータのセット
を抽出する。

【００７９】（２）デバイスにストレスを印加する。

【００８０】（３）ストレスを印加したＭＯＳＦＥＴデ
バイスからＩ−Ｖ曲線を測定する。この劣化したＩ−Ｖ
特性から、選択したモデルパラメータのセットを抽出す
る。残りのパラメータ値はそのままにしておく。

【００８１】（４）パラメータ対ストレスの適切な依存
性が得られるまで、ステップ（２）とステップ（３）を
繰り返す。

【００８２】これまでに、初期の場合と、連続的且つま
すますストレス印加されるデバイスの各々とについての
パラメータ値を入手した。各ストレスポイントに、前記
において予想されたものと同タイプの劣化を指定するこ
とができる。そのため、図２０に示すような曲線を作成
することができる。

【００８３】図２０における特性を、次の式（２１）を
用いてモデリングすることができる。

【００８４】

【数１９】

【００８５】ここで、Ｐ０は初期のパラメータ値、Ｐは
劣化＝Ｄｅｇにおける劣化パラメータ値、Ｐ．ＣとＰ．
Ｓは図２０から抽出したパラメータである。この方法で
は、使用者がネットリストにＰ０、Ｐ．Ｃ、Ｐ．Ｓを供
給すると、シミュレータが前述のモデルを用いて劣化Ｄ
ｅｇを計算することができ、次に、劣化した回路動作を
シミュレートするために、式（２１）を用いて、回路内
にある全てのトランジスタの各々について、劣化したモ
デルパラメータを連続して見つけることができる。この
方法論には、モデルが使用のデバイスモデルから独立し
ているという利点がある。

【００８６】なお、劣化したデバイス動作を予想する既
存の技術の方法論には、これ以外にも２つある。１つ
は、電力−法則方法論である。これは、補間法、または
図２０の測定データの最小二乗回帰を用いてパラメータ
を計算する点を除いて、新規な技術と類似したアプロー
チを行う。式の適合は行わない。この欠点は、（１）デ
ータ内のノイズによって結果が影響される。（２）各パ
ラメータについての図２０の各点を記憶しなければなら
ないため、予想に必要なデータ量が多量になってしま
う。（３）最小二乗回帰について、式（２１）のＰ．Ｓ
値を伴う電力−法則動作のシミュレーションが行えない
（文献［Ｌｅｅ９０］参照）。

【００８７】他の１つは、ΔＩｄｓモデルである。この
モデルは、Ｉｄｓの代わりにＤＩｄｓを予想する。この
欠点は、（１）モデルの形式のために、正確性に欠け
る。これに対して、本発明では、劣化した動作に抽出す
るパラメータのサブセットを変更することで柔軟性を維
持することができる（文献［Ｃｈｅ９９］参照）。

【００８８】４．各トランジスタの動作変更を計算する
モデルの詳細 ４−１．ＮＭＯＳＦＥＴのホットキャリア劣化モデルお
よび劣化ピークのシフト 各トランジスタの動作変更を計算するモデルの詳細とし
て、ＮＭＯＳＦＥＴのホットキャリア劣化モデルおよび
劣化ピークのシフトを説明する。前述した式（５）、式
（６）は、本発明における新規な技術の１つを表してい
る。これらの式はデバイス寿命τおよびそのＮＭＯＳＦ
ＥＴゲート電圧Ｖｇｓへの依存性をモデリングする。こ
の基本特性は、前述した図２に示すものである。ここで
は、図２に示すダブルハム特性を適合するために、式
（５）中のＶｇｓに関連した第４多項式を使用してい
る。

【００８９】さらに、式（５）、式（６）には、Ｖｐで
示すτ−Ｖｇｓ曲線のピークシフトを導入している。こ
れは、以下の図２１に示すように、ドレイン電圧Ｖｄｓ
が変更した際の曲線の変換をモデリングするためのもの
である。

【００９０】図２１は、図２のτ対Ｖｇｓ曲線であり、
Ｖｄｓが増加した際に、曲線が拡大し、より高いＶｇｓ
に変換することを示している。図２１では、劣化ピーク
（またはτ最小）、Ｖｄｓがより高くなるに従い、より
高いＶｇｓへ変換する。すなわち、Ｖｄｓが増加する
と、τ対Ｖｇｓ曲線が拡大すると同時に、より高いＶｇ
ｓへ変換する。

【００９１】この拡大と変換を可能にするために、式
（５）に示すように、第４多項式中のスケーリング要素
Ｖｐ０／Ｖｐを採用した。このスケーリング要素は、Ｖ
ｇｓの依存性を表すものである。ここで、ＶｐとＶｐ０
の意味は次のとおりである。

【００９２】Ｖｐ＝特定のＶｄｓについてデバイス寿命
τが最小である場合のＶｇｓ。従って、式（６）に示す
ように、ＶｐはＶｄｓに依存する。

【００９３】Ｖｐ０＝パラメータＣＣ、ＤＤ、ＥＥ、Ｆ
Ｆが抽出されたＶｄｓ値についてデバイス寿命τが最小
である場合のＶｇｓ。

【００９４】上述の定義に従うために、式（５）におけ
るスケーリング要素を指定している。すなわち、Ｖｄｓ
が、ＣＣ−ＦＦパラメータが抽出されたＶｄｓと等しい
値にある場合、Ｖｐ＝Ｖｐ０であり、スケーリング要素
がドロップアウトし、式（５）のＶｇｓに単純な第４多
項式が生じる。

【００９５】次に、式（６）を使用して、Ｖｄｓが増加
した際の、曲線のより高いＶｇｓへの変換をモデリング
する。Ｖｄｓに関連したＶｐの一般的な動作を図２２に
示す。

【００９６】図２２は、ＶｐのＶｄｓへの依存性を示
す。Ｖｄｓの増加と共に、Ｖｐが単調に増加する。Ｖｄ
ｓ＝０である場合、ＶｐがＶｔｈに対して飽和する。

【００９７】例えば、Ｖｄｓが増加するとＶｐも増加す
る。これは、式（５）のＶｐ０／Ｖｐ要素が減少すると
いうことである。つまり、Ｖｇｓのτへの感度が減少す
るということであり、すなわち、τを変更するにはＶｇ
ｓをさらに変化させる必要があるということである。つ
まり、曲線は、より高いＶｇｓに変換するに従って拡大
していく。

【００９８】４−２．ＮＭＯＳＦＥＴのパラメータ抽出
方法論 ＮＭＯＳＦＥＴのパラメータ抽出方法論を説明する。こ
こでは、前述した式（３）〜（９）のＮＭＯＳＦＥＴデ
バイス劣化モデルと、前述した式（２１）の劣化したＩ
−Ｖパラメータについてのパラメータ抽出方法論を説明
する。

【００９９】ＮＭＯＳＦＥＴデバイス劣化モデルパラメ
ータ抽出について、式（３）は、乗算した指数関数（つ
まり、指数関数の指数を加えたもの。式（４））を用い
て、デバイス寿命τのバイアスおよびチャネル長Ｌｇ依
存性を示している。バイアス依存性Ｖｇｓ、Ｖｄｓ、Ｌ
ｇの各々は個別の指数を使って分けられているので、そ
れぞれ独立して抽出することができる。

【０１００】まず第１に、より簡単な言葉で説明する
と、Ｖｄｓ依存性の抽出は、前述した図３に示すＩｎ
（τ）のスロープ対１／Ｖｄｓ曲線を抽出することで行
うことができる。スロープはＢＢパラメータになる。

【０１０１】Ｌｇ依存性はさらに、Ｉｎ（τ）対１／Ｌ
ｇ曲線（前述した図４）からも抽出することができる。
スロープは、ＧＧパラメータ（式（６））と等しくな
る。

【０１０２】次に、複雑なＶｇｓ依存性パラメータ（Ｃ
Ｃ、ＤＤ、ＥＥ、ＦＦ）およびＶｄｓピークシフトパラ
メータ（ＰＫＳとＰＫＬ、関連するＶｔｈパラメータＨ
ＶＴＯ、ＨＫＢ０、ＨＰＨＩ、ＨＫＤ）を抽出する。ま
ず、Ｖｂｓ、Ｖｄｓに関連するＶｔｈ依存性を測定する
ことで、Ｖｔｈパラメータを単純に抽出する。一般に、
ＭＯＳＦＥＴドレイン電流モデルについて既に抽出した
パラメータを、この式を適合するために使用または変換
することが可能である。一般に、ビルトイン電位を示す
ＨＰＨＩを、例えば０．６Ｖに固定することができる。
このモデルは、Ｖｔｈのいかなる特定の形式も呈さず、
また、このモデルと共に、Ｖｔｈのあらゆるモデルを使
用することが可能である。

【０１０３】次に、ＰＫＳとＰＫＬパラメータを抽出す
る。理想的な状況は、前記図２１に示すように、異なる
Ｖｄｓに図２のτ−Ｖｇｓ曲線を描くものである。続い
て、最小τが測定でき、前記図２２の特性を有するＶｇ
ｓを描くことができる。これが終わると、式（６）と、
Ｖｔｈのモデルを用いて、パラメータＰＫＳとＰＫＬを
抽出することができる。

【０１０４】実際には、この方法は、デバイスのストレ
ス測定（前記図２〜図４の各データポイントにつき１〜
数時間を要する）の実施が強制されるため、非常に時間
を消費する工程となってしまう。この方法論をより実用
的にするために、基板電流がピーク（基板内に流れる電
流。図２３）となるＶｇｓを測定することで、このピー
ク電圧を概算した。図２４は、基板電流Ｉｓｕｂと、そ
のデバイス寿命τとの近似関係を示す。

【０１０５】図２３は、ＮＭＯＳＦＥＴトランジスタの
断面図（断面表示省略）であり、ドレイン電流Ｉｄｓと
基板電流Ｉｓｕｂが流れる場所を示している。

【０１０６】図２４は、互いに重なり合った、基板電流
Ｉｓｕｂとデバイス寿命τ対Ｖｇｓを示す。

【０１０７】さらに、Ｉｓｕｂのピークは、図２５に示
すように、Ｖｄｓがより高くなるに従って、τとほぼ同
じ形でより高いＶｇｓへと変換する。

【０１０８】図２５は、互いに重なり合った基板電流Ｉ
ｓｕｂを示す。

【０１０９】次に、全体に数日から数週間かけて、複数
のデバイスにストレスを印加しながら各デバイスストレ
スでデータを抽出するのではなく、１つのデバイスのＩ
−Ｖ特性を数分かけて測定することによりＶｐを抽出す
ることができる。

【０１１０】最後に、前記図２に示すように、特定のＶ
ｄｓについてτ対Ｖｇｓを測定する。この特定のＶｄｓ
のＶｐは、Ｖｐ０と指定される。最終的に、最小二乗適
合、反復解法などのような任意の一般的な方法を用い
て、図２からパラメータＣＣ、ＤＤ、ＥＥ、ＦＦを抽出
する。

【０１１１】４−３．ＭＯＳＦＥＴ劣化Ｉ−Ｖパラメー
タ抽出 ＭＯＳＦＥＴ劣化Ｉ−Ｖパラメータ抽出を説明する。劣
化したＩ−Ｖの予想については、前述において簡略的に
述べているが、ここでは詳細に、この方法論について図
２６により説明する。図２６は、劣化モデルパラメータ
を抽出する様子を示す図である。

【０１１２】まず第１に、ストレスを印加していない初
期のデバイスからデバイスモデルパラメータ（パラメー
タＶＴＨ０など）を抽出する。例えば、ＶＴＨ０パラメ
ータについて、ＶＴＨ０（０）と表すことができる。こ
れは、通常の回路シミュレーションに使用する通常の抽
出手順である。Ｄｅｇは、前述の式（１）で定義したと
おりの劣化である。劣化モデルパラメータを抽出するた
めに、このデバイスにストレスをｘ１分間印加し、この
時点で、現在劣化しているデバイスＩ−Ｖ曲線を測定
し、再びデバイスモデルパラメータを抽出する。ここ
で、１サブセットのパラメータのみを再抽出し、残りの
パラメータを初期（Ｄｅｇ＝０）値に設定することで複
雑性を緩和する。例えば、この時点で抽出したＶＴＨ０
をＶＴＨ０（Ｄｅｇ１）と示すことができる。次に、こ
のデバイスをさらにｘ２分間、ｘ３分間というように、
ストレスを印加して劣化しているデバイスＩ−Ｖ曲線を
測定することができ、その後、モデルパラメータを再抽
出することができる。この方法では、モデルパラメータ
のＤｅｇへの依存性を得ることができる。

【０１１３】次に、図２６で抽出したモデルパラメータ
について、前記図２０の右側に示すような図を得ること
ができる。続いて、Ｄｅｇに対する初期のパラメータと
劣化したパラメータ間のパラメータ差異を曲線で示すこ
とができる。例えば、ＶＴＨ０について図２７が得ら
れ、ここで、ΔＶＴＨ０（Ｄｅｇ）＝ＶＴＨ０（Ｄｅ
ｇ）−ＶＴＨ０（０）である。図２７に示すように、こ
の曲線をログ−ログスケールで示した場合、前述した式
（２１）のパラメータＶＴＨ０．ＣとＶＴＨ０．Ｓをイ
ンタセプトとスロープから直接抽出することが可能であ
る。

【０１１４】図２７は、式（２１）のＰ．Ｓパラメータ
とＰ．Ｃパラメータを抽出するための、ログ（ΔＶＴＨ
０）対ログ（Ｄｅｇ）の図を示す。

【０１１５】５．全体的なパフォーマンス変更を計算す
るための統合化システムの詳細 ５−１．ホットキャリア信頼性シミュレータの全体の流
れ 本実施の形態の統合化システムの詳細として、ホットキ
ャリア信頼性シミュレータの全体の流れを説明する。こ
こでは、ホットキャリア信頼性シミュレータの全体的な
流れと、新規な部分で得られる利点について説明する。

【０１１６】図２８は、ホットキャリアによる回路劣化
を計算する方法論を簡略的に示す図であり、ホットキャ
リア信頼性シミュレーションの全体の流れを示してい
る。図２８の左側からスタートし、回路情報１１と、関
連した初期のデバイスモデルパラメータ１２が供給され
た後に、回路シミュレータ１３により通常の回路シミュ
レーションが実行される。この回路シミュレーション
は、時間依存の電圧波形１４を生じる。この電圧波形１
４を用いて、また、前述した式（３）〜式（９）あるい
は式（１１）〜式（２０）を使用して、各デバイスにつ
いてホットキャリアデバイス劣化計算１５を行うことが
できる。このデバイス劣化が算出されたら、劣化した回
路内の各デバイスについて、前述した式（２１）を用い
て、経年のモデルパラメータ計算１６を行うことができ
る。次に、これらの経年のモデルパラメータ１７を回路
シミュレータ１３に供給し、回路の全体的な劣化による
遅延の動作情報１８を入手する。本発明は、集積回路と
ホットキャリア信頼性シミュレータ（新規な技術１）を
用いた全体シミュレーションと、劣化を予想するために
使用するモデル（新規な技術２）に関するものである。

【０１１７】図２９は、デバイス劣化計算の実行の流れ
を示す図であり、２つのシミュレータを統合する新規な
技術の概念を示す。まず第１に、回路シミュレーション
が時刻段階ｔ１まで実行される。この直後に、デバイス
劣化が時刻ｔ１まで計算される。次に、回路シミュレー
ションが時刻段階ｔ２まで実行される。続いて、デバイ
ス劣化がｔ２まで計算される。最新の時刻段階の電圧情
報のみを用いて各劣化の計算を行うことができるため、
回路全体の全ノード電圧データを全時刻について記憶し
ておく必要がない。従って、大型の電圧ファイル（前記
図３５の電圧ファイル）が不要である。

【０１１８】図３０は、並列処理の流れを示す図であ
り、シミュレータの統合に伴うさらなる利点を示す。マ
ルチプロセッサシステムでは、個別のＣＰＵを使用し
て、回路シミュレーションとデバイス劣化の計算を並列
して行うことができる。この図３０中で、ＣＰＵ１は回
路シミュレーション内の電圧計算を行い、ＣＰＵ２はホ
ットキャリア劣化計算を行う。まず、回路シミュレーシ
ョンが、ＣＰＵ１上で、ｔ＝０からｔ＝ｔ１までの電圧
波形を計算する。この時点で、劣化シミュレーションは
ＣＰＵ２へ進み、ｔ＝ｔ１までのデバイス劣化を計算す
ることができる。ＣＰＵ２上でデバイス劣化が計算され
ている間に、ＣＰＵ１上の回路シミュレーションも同時
に、次の時刻段階ｔ＝ｔ２の電圧を計算する段階へ進む
ことができる。

【０１１９】この方法では、劣化計算が回路シミュレー
ションよりも常に１時刻段階送れた状態で、デバイス劣
化を劣化計算と並列して行うことができる。メモリスペ
ースへの保存を実行するために、劣化シミュレータが、
回路シミュレータが計算したノード電圧を含むメモリ構
造に直接アクセスすることができる。しかし、デバイス
劣化の計算全体を通じてこの値を有効にするためには、
次の時刻段階のための回路シミュレーションは、前回の
時刻段階のデバイス劣化計算が終了するまでこのメモリ
構造を上書きしてはならない。そのため、回路シミュレ
ータは劣化シミュレータを待つ必要がある。しかし、劣
化計算は回路シミュレーションよりもずっと単純である
ためにこういった状況は非常に稀にしか生じないので、
一般には、回路シミュレータをデバイス劣化計算よりも
４〜６倍の長さにすることが可能である。

【０１２０】図３１は、複数のＣＰＵの並列処理の流れ
を示す図であり、各回路シミュレーションと劣化シミュ
レーション部分を並列計算にすることにより、並列処理
をさらに延長する様子を示す。各デバイスの劣化計算は
互いに独立しているため、個々のＣＰＵ間に回路内のデ
バイスを分割し、ＣＰＵ２〜ＣＰＵｎでそれぞれ独立に
劣化を計算することで、劣化計算を特に完全に並列にす
ることが可能である。

【０１２１】図３２は、ホットキャリア劣化計算の流れ
を示す図であり、計算フローのブロック図である。経年
のモデルパラメータ計算も、複数のＣＰＵを並列使用し
て行うことができる。

【０１２２】スタート後に、ネットリストを解釈し（ス
テップＳ１）、ｔ＝０について回路ノード電圧を計算す
る（ステップＳ２）。ｉ＝１にして（ステップＳ３）、
ｔ＝ｔｉについて回路ノード電圧を計算する（ステップ
Ｓ４）。ｔ＝ｔｉ−１、またはｉ＝０について劣化シミ
ュレーションが完了したか否かを判定する（ステップＳ
５）。完了していなければ、待ち（ステップＳ６）、完
了した時点で電圧を記憶するためのメモリスペースをｔ
ｉの電圧で上書きする（ステップＳ７）。ｔｉ＝最終時
刻段階か否かを判定する（ステップＳ８）。最終時刻段
階でなければ、ｉ＝ｉ＋１にして（ステップＳ９）、ス
テップＳ４の回路ノード電圧の計算からの処理を繰り返
す。並行して、ステップＳ７の終了後に、ｔｉにおける
デバイス劣化を計算し（ステップＳ１０）、終了信号を
ステップＳ５の判定段階に送信する。ステップＳ８にお
いて、最終時刻段階であれば、劣化したデバイスについ
て経年のモデルパラメータを計算する（ステップＳ１
１）。そして、経年のモデルパラメータを備えたデバイ
スで回路シミュレーションを実行して（ステップＳ１
２）、終了となる。

【０１２３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【０１２４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１２５】（１）ホットキャリア劣化を回路シミュレ
ーションと並列に計算することで、最新の時刻段階の電
圧情報のみを用いて各劣化の計算を行うことができるの
で、回路全体の全ノード電圧データを全時刻について記
憶しておく必要がなくなり、大型の電圧ファイルを不要
とすることが可能となる。

【０１２６】（２）ホットキャリア劣化を回路シミュレ
ーションと並列に計算する際に、個々のＣＰＵ間に回路
内のデバイスを分割し、個々のＣＰＵでそれぞれ独立に
劣化を計算することができるので、劣化計算を完全に並
列に実行してシミュレーション速度を向上させることが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態において、回路シミュレ
ータと、トランジスタ動作の変更を計算するためのシミ
ュレータとを組み合わせて、１つのプログラムにした統
合化システムを示す構成図である。

【図２】本発明の一実施の形態において、デバイス寿命
τのバイアス電圧Ｖｇｓ依存性を示すグラフである。

【図３】本発明の一実施の形態において、デバイス寿命
τのバイアス電圧Ｖｄｓ依存性を示すグラフである。

【図４】本発明の一実施の形態において、デバイス寿命
τのチャネル長Ｌｇ依存性を示すグラフである。

【図５】本発明の一実施の形態において、低いＶｇｓの
場合の、ストレス時間に対するΔＩｄｓ／Ｉｄｓ０劣化
を示すグラフである。

【図６】本発明の一実施の形態において、中程度のＶｇ
ｓの場合の、ストレス時間に対するΔＩｄｓ／Ｉｄｓ０
劣化を示すグラフである。

【図７】本発明の一実施の形態において、高いＶｇｓの
場合の、ストレス時間に対するΔＩｄｓ／Ｉｄｓ０劣化
を示すグラフである。

【図８】本発明の一実施の形態において、ストレスＶｇ
ｓに対するホットエレクトロン注入寿命τＥＴを示すグ
ラフである。

【図９】本発明の一実施の形態において、Ｖｇｓに対す
るホットホール界面状態寿命τｓｓを示すグラフであ
る。

【図１０】本発明の一実施の形態において、Ｖｇｄに対
するホットホール界面状態スロープパラメータｎｓｓを
示すグラフである。

【図１１】本発明の一実施の形態において、１／Ｖｄｓ
に対するホットホール界面状態寿命τｓｓを示すグラフ
である。

【図１２】本発明の一実施の形態において、Ｌｇに対す
るホットホール界面状態寿命τｓｓを示すグラフであ
る。

【図１３】本発明の一実施の形態において、Ｖｇｓに対
するホットホールトラッピング寿命τＨＴを示すグラフ
である。

【図１４】本発明の一実施の形態において、Ｖｄｓに対
するホットホールトラッピング寿命τＨＴを示すグラフ
である。

【図１５】本発明の一実施の形態において、Ｖｇｓｓｔ
ｒｅｓｓのストレス時間に対する劣化を１つのパラメー
タとして示すグラフである。

【図１６】本発明の一実施の形態において、低いＶｇｓ
から中程度のＶｇｓの場合の、Ｖｄｓｓｔｒｅｓｓのス
トレス時間に対する劣化を１つのパラメータとして示す
グラフである。

【図１７】本発明の一実施の形態において、Ｌｇのスト
レス時間に対する劣化を１つのパラメータとして示すグ
ラフである。

【図１８】本発明の一実施の形態において、高いＶｇｓ
の場合の、Ｖｄｓｓｔｒｅｓｓのストレス時間に対する
劣化を１つのパラメータとして示すグラフである。

【図１９】本発明の一実施の形態において、Ｖｇｓｓｔ
ｒｅｓｓのストレス時間に対する劣化を１つのパラメー
タとして示しており、Ｖｄｓｓｔｒｅｓｓ＝０である場
合のグラフである。

【図２０】本発明の一実施の形態において、モデルを用
いて計算することができる、モデルパラメータ対劣化の
依存性を示すグラフである。

【図２１】本発明の一実施の形態において、図２のデバ
イス寿命τ対Ｖｇｓ曲線を示すグラフである。

【図２２】本発明の一実施の形態において、ＶｐのＶｄ
ｓへの依存性を示すグラフである。

【図２３】本発明の一実施の形態において、ＮＭＯＳＦ
ＥＴトランジスタを示す断面図である。

【図２４】本発明の一実施の形態において、互いに重な
り合った、基板電流Ｉｓｕｂとデバイス寿命τ対Ｖｇｓ
を示すグラフである。

【図２５】本発明の一実施の形態において、基板電流Ｉ
ｓｕｂ対Ｖｇｓを示すグラフである。

【図２６】本発明の一実施の形態において、劣化モデル
パラメータを抽出する様子を示す図である。

【図２７】本発明の一実施の形態において、式（２１）
のＰ．ＳパラメータとＰ．Ｃパラメータを抽出するため
の、ログ（ΔＶＴＨ０）対ログ（Ｄｅｇ）を示すグラフ
である。

【図２８】本発明の一実施の形態において、ホットキャ
リアによる回路劣化を計算する方法論を簡略的に示す図
である。

【図２９】本発明の一実施の形態において、デバイス劣
化計算の実行の流れを示す図である。

【図３０】本発明の一実施の形態において、並列処理の
流れを示す図である。

【図３１】本発明の一実施の形態において、複数のＣＰ
Ｕの並列処理の流れを示す図である。

【図３２】本発明の一実施の形態において、ホットキャ
リア劣化計算の流れを示す図である。

【図３３】本発明の前提として検討した技術において、
回路シミュレータと、トランジスタ動作の変更を計算す
るためのシミュレータとを別々のプログラムとして設け
たシステムを示す構成図である。

【図３４】本発明の前提として検討した技術において、
劣化−ストレス時間動作を示すグラフである。

【図３５】本発明の前提として検討した技術において、
デバイス劣化計算の実行の流れを示す図である。

【符号の説明】

１ ライブラリ ２ 組み合わせシミュレータ ３ 回路動作ファイル ４ 回路シミュレーションエンジン ５ トランジスタ動作変更シミュレーションエンジン １１ 回路情報 １２ 初期のデバイスモデルパラメータ １３ 回路シミュレータ １４ 電圧波形 １５ ホットキャリアデバイス劣化計算 １６ 経年のモデルパラメータ計算 １７ 経年のモデルパラメータ １８ 動作情報 １０１ 回路シミュレータ １０２ 電圧ファイル １０３ 劣化シミュレータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 (72)発明者 吉田 省史 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 奥山 幸祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 久保田 勝彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B046 AA08 BA03 JA04 5F064 CC12 HH06 HH09 5F140 AA23 AA37 DB04 DB07 DB10

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１時刻での信号の回路シミュレーショ
   ンを第１演算処理手段で計算する工程と、前記第１時刻
   での信号に対応した劣化度を第２演算処理手段で計算す
   る工程と、前記第１時刻での信号に対応した劣化度を第
   ２演算処理手段で計算する間に、前記第１時刻から所定
   の時間経過した第２時刻での信号の回路シミュレーショ
   ンの前記第１演算処理手段の計算を並列して実行する工
   程とを有することを特徴とする半導体装置のシミュレー
   ション方法。
2. 【請求項２】 請求項１記載の半導体装置のシミュレー
   ション方法において、 前記第１時刻での信号に対応した劣化度を、回路毎に分
   割して前記第２演算処理手段と他の演算処理手段とで並
   列して計算することを特徴とする半導体装置のシミュレ
   ーション方法。
3. 【請求項３】 半導体装置の劣化度をバイアス電圧およ
   びデバイス形状を用いて計算する演算処理手段を有し、 【数１】 前記演算処理手段により、ＮＭＯＳＦＥＴの寿命τの計
   算を式（３）〜式（９）で求める工程と、前記寿命τか
   ら劣化度Ｄｅｇを式（１ａ）で求める工程とを有するこ
   とを特徴とする劣化度の計算方法。
4. 【請求項４】 半導体装置の劣化パラメータをバイアス
   電圧およびデバイス形状を用いて計算する演算処理手段
   を有し、 【数２】 前記演算処理手段により、ＮＭＯＳＦＥＴの寿命τの計
   算を式（３）〜式（９）で求める工程と、前記寿命τか
   ら劣化度Ｄｅｇを式（１ａ）で求める工程と、前記劣化
   度Ｄｅｇから劣化パラメータＰを式（２１）で求める工
   程とを有することを特徴とする劣化パラメータの計算方
   法。
5. 【請求項５】 半導体装置の劣化度をバイアス電圧およ
   びデバイス形状を用いて計算する演算処理手段を有し、 【数３】 前記演算処理手段により、ＰＭＯＳＦＥＴの劣化度Ｄｅ
   ｇを式（１１）で求める工程を有することを特徴とする
   劣化度の計算方法。
6. 【請求項６】 請求項５記載の劣化度の計算方法におい
   て、 【数４】 前記劣化度Ｄｅｇのうち、電子トラップモードの劣化度
   ＤｅｇＥＴを式（１２）〜式（１４）で求めることを特
   徴とする劣化度の計算方法。
7. 【請求項７】 請求項５記載の劣化度の計算方法におい
   て、 【数５】 前記劣化度Ｄｅｇのうち、界面状態モードの劣化度Ｄｅ
   ｇＳＳを式（１５）〜式（１７）で求めることを特徴と
   する劣化度の計算方法。
8. 【請求項８】 請求項５記載の劣化度の計算方法におい
   て、 【数６】 前記劣化度Ｄｅｇのうち、ホールトラップモードの劣化
   度ＤｅｇＨＴを式（１８）〜式（２０）で求めることを
   特徴とする劣化度の計算方法。
9. 【請求項９】 半導体装置の劣化パラメータをバイアス
   電圧およびデバイス形状を用いて計算する演算処理手段
   を有し、 【数７】 前記演算処理手段により、ＰＭＯＳＦＥＴの劣化度Ｄｅ
   ｇを式（１１）〜式（２０）で求める工程と、前記劣化
   度Ｄｅｇから劣化パラメータＰを式（２１）で求める工
   程とを有することを特徴とする劣化パラメータの計算方
   法。
10. 【請求項１０】 第１時刻での信号の回路シミュレーシ
    ョンを第１演算処理手段で計算する工程と、前記第１時
    刻での信号に対応した劣化度を第２演算処理手段で計算
    する工程と、前記第１時刻での信号に対応した劣化度を
    第２演算処理手段で計算する間に、前記第１時刻から所
    定の時間経過した第２時刻での信号の回路シミュレーシ
    ョンの前記第１演算処理手段の計算を並列して実行する
    工程とを有し、 【数８】 前記劣化度の計算は、バイアス電圧およびデバイス形状
    を用いて、ＮＭＯＳＦＥＴの寿命τの計算を式（３）〜
    式（９）で求める工程と、前記寿命τから劣化度Ｄｅｇ
    を式（１ａ）で求める工程と、前記劣化度Ｄｅｇから劣
    化パラメータＰを式（２１）で求める工程とを有するこ
    とを特徴とする半導体装置の設計方法。
11. 【請求項１１】 第１時刻での信号の回路シミュレーシ
    ョンを第１演算処理手段で計算する工程と、前記第１時
    刻での信号に対応した劣化度を第２演算処理手段で計算
    する工程と、前記第１時刻での信号に対応した劣化度を
    第２演算処理手段で計算する間に、前記第１時刻から所
    定の時間経過した第２時刻での信号の回路シミュレーシ
    ョンの前記第１演算処理手段の計算を並列して実行する
    工程とを有し、 【数９】 前記劣化度の計算は、バイアス電圧およびデバイス形状
    を用いて、ＰＭＯＳＦＥＴの劣化度Ｄｅｇを式（１１）
    〜式（２０）で求める工程と、前記劣化度Ｄｅｇから劣
    化パラメータＰを式（２１）で求める工程とを有するこ
    とを特徴とする半導体装置の設計方法。
12. 【請求項１２】 請求項１０または１１記載の半導体装
    置の設計方法において、 前記第１時刻での信号に対応した劣化度を、回路毎に分
    割して前記第２演算処理手段と他の演算処理手段とで並
    列して計算することを特徴とする半導体装置の設計方
    法。