JP2012048706A - モデルパラメーターと電気パラメーターとの間の写像の構成方法 - Google Patents

モデルパラメーターと電気パラメーターとの間の写像の構成方法 Download PDF

Info

Publication number
JP2012048706A
JP2012048706A JP2011096571A JP2011096571A JP2012048706A JP 2012048706 A JP2012048706 A JP 2012048706A JP 2011096571 A JP2011096571 A JP 2011096571A JP 2011096571 A JP2011096571 A JP 2011096571A JP 2012048706 A JP2012048706 A JP 2012048706A
Authority
JP
Japan
Prior art keywords
parameters
model
parameter set
electrical
matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011096571A
Other languages
English (en)
Inventor
Jin-Myeong Chae
振明 蔡
Wei Su Ke
▲可▼▲韋▼ 蘇
Xiao Zheng
錚 蕭
敏祺 ▲鄭▼
Min-Ki Jeong
Lin Luo Jia
嘉琳 羅
Ling Xiao Feng
鳳玲 蕭
怡碩 ▲黄▼
Yi-Seok Hwang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2012048706A publication Critical patent/JP2012048706A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/20Design optimisation, verification or simulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】モデルを修正する時間周期を大幅に短縮でき、且つ構成したモデルが設計者の望む目標電気空間を正確に反映できるモデルパラメーターと電気パラメーターとの間の写像の構成方法を提供する。
【解決手段】複数の集積回路の複数のモデルパラメーターと複数の電気パラメーターとの間の写像を決定する。モデルパラメーターは、シミュレーションツールに応用されるように構成される。電気パラメーターセットを提供し、且つ前記写像は、この電気パラメーターセットをモデルパラメーターセットに写像するためのものである。
【選択図】図2

Description

本発明は、一般的に、集積回路に関し、特に、集積回路のモデルパラメーター(model parameters)と電気パラメーター(electrical parameters)との間の写像(mapping)の構成方法及びアルゴリズム(algorithms)に関する。
集積回路の設計において、設計者は設計しようとする集積回路の機能を模擬(シミュレート)する必要がある。多くのシミュレーションツールがこのような作業に応用できる。例えば、特に集積回路模擬のためのプログラム(Simulation Program with Integrated Circuit Emphasis;SPICE)はこの作業のために設計された有名なシミュレーションツールである。集積回路の電気的挙動を模擬するために、これらシミュレーションツールはモデルパラメーターを必要とする。
図1は伝統的なモデル構成と模擬過程の動作フローを示す。ステップ100において、電流−電圧フィッティング(I−V fitting)ステップを行い、これによって1セットの初期モデルパラメーター(ブロック102)を構成する。ブロック102の初期モデルパラメーターは、設計者に使用させるまでに、数回繰り返して微調整を行う必要がある(ステップ104)。この作業は完成するのに数日又は数週かかる。検証された(refined)モデルパラメーターをシミュレーションツール107に提供し(ステップ106)、設計者がシミュレーションツール107により集積回路を模擬できる(ブロック108)。
モデルパラメーターは設計された集積回路を正確に反映できない場合がよく発生する。なお、目標の回路仕様が更新される可能性があり、これは目標電気パラメーター、例えばドレイン飽和電流(Idsat)、線形ドレイン電流(Idlin)、臨界電圧(Vth)、漏れ電流(Ioff)を変更する必要があることを意味する(ステップ110)。このように、変更するモデルパラメーターを更新した目標電気パラメーターに合致させる必要がある。このため、新しい目標電気パラメーターでステップ104を再び行う必要がある。また、ステップ104は、数日又は数週がかからなければ完成できない可能性がある。現在、新しい目標電気パラメーターから即時にモデルパラメーターを素早く生成する有効な方法がない。
本発明は、モデルを修正する時間周期を大幅に短縮でき、且つ構成したモデルが設計者の望む目標電気空間を正確に反映できるモデルパラメーターと電気パラメーターとの間の写像の構成方法を提供する。
本発明の一態様により、複数の集積回路の複数のモデルパラメーターと複数の電気パラメーターとの間の写像を決定することを含むモデルパラメーターと電気パラメーターとの間の写像の構成方法を提供する。モデルパラメーターは、シミュレーションツールに使用されるように構成される。電気パラメーターセットが提供され、且つ前記写像はこの電気パラメーターセットをモデルパラメーターセットに写像するためのものである。
本発明の方法を応用すると、モデルを修正する時間周期を大幅に短縮でき、且つ構成したモデルが設計者の望む目標電気空間を正確に反映できる。
その他の実施例も開示する。
実施例及びその長所をより全面的に了解するために、以下、付属図面と組み合わせて下記の説明を参照する。
伝統的なモデル構成と模擬過程の動作フローを示す。 一実施例による動作フローを示す。 電気空間とモデル空間との間の写像を示す。 電気空間における入力変数からのモデル空間における出力変数の生成を図示的に示し、その際、モデルパラメーターを電気パラメーターの関数と書いてよい。 電気パラメーターをモデルパラメーターに写像する複数のマトリックスと関数を示す。 電気パラメーターをモデルパラメーターに写像する複数のマトリックスと関数を示す。 電気パラメーターをモデルパラメーターに写像する複数のマトリックスと関数を示す。 写像マトリックスを効果的に生成するフロー図である。 実施例を示し、その内、老化の(aging)モデルパラメーターを生成する。 実施例を示し、その内、配置効果モデルパラメーターを生成する。
本発明の実施例の作成と応用を以下のように詳しく検討する。しかしながら、これら実施例が多くの応用可能な斬新な概念を提供し、これら斬新な概念が各種の特定の状況に体現されることが理解されるべきである。検討される特定の実施例は単に説明のためのものであり、本発明の範囲を制限するものではない。
電気パラメーターからのモデルパラメーターを形成する新規な方法とアルゴリズムを提供し、その内、これらモデルパラメーターが回路シミュレーションツールに使用される。実施例の変形と操作を検討する。各図面及び例とする実施例において、同一な参照数字は一な要素を表す。
図2は一実施例による動作フローを示す。ステップ20において、複数のI−Vフィッティングステップを行い、1セットの初期モデルパラメーターを構成し(ブロック22)、この中に、このセットの初期モデルパラメーターがシミュレーションツール27に使用されてよい。シミュレーションツール27は、特に集積回路模擬ためのプログラム(SPICE)のシミュレータ又はいかなるその他のシミュレーションツールであってよい。また、そのモデルパラメーターは、実施例が生成したモデルに応じ、いかなるモデルであってよく、例えばバークレー短チャネルIGFETモデル(Berkeley Short−channel IGFET Model;BSIM)、ペンシルベニア州フィリップス(Penn State Philips;PSP)モデル等が挙げられる。このステップにおいて、1セットの初期目標電気パラメーター(仕様)を提供し、このセットの初期目標電気パラメーターをI−Vフィッティングに応用し、目標電気パラメーターに合致することを確保する。このセットの初期目標電気パラメーターは、線形臨界電圧Vthlin、線形ドレイン電流Idlin、飽和ドレイン電流Idsat、ドレイン誘発バリア低下(Drain Induced Barrier Lowering;DIBL)等を含んでよいが、これらに限られない。そして、電気パラメーターの応答(Response to Electrical Parameters;REP)の写像ステップ(ステップ24)を行い、初期電気パラメーターセットを1セットのモデルパラメーターに写像し、このセットのモデルパラメーターは、臨界電圧Vth0、飽和電子速度(saturation electron velocity)Vsat、移動度U0、DIBLパラメーターETA0等を含んでよいが、これらに限られない。コンピューターで実行するソフトウェアによって写像を行ってもよく、非常に短い時間内に、例えば数ミリ秒(milliseconds)内で完成することもある。写像の細部は、図5A〜図6に示される。一実施例において、ステップ22と24で生成したモデルパラメーターを互に比較してよく、目標電気パラメーターに反映できることを確保する。別の実施例において、ステップ22を行い、ステップ24を省略される。ステップ26において、生成したモデルパラメーターをシミュレーションツール27に提供(又は読込)し、設計者がシミュレーションツール27を用いて回路設計における集積回路の電気機能を模擬できる(ステップ28)。設計者で手動で又はコンピューターで自動に生成したモデルパラメーターをシミュレーションツール27に入力/読込してもよい。
1又は複数の例えばIdsat、Idlin、Vth、Ioffのような目標電気パラメーターを更新すると(ブロック30)、更新した後の目標電気パラメーターに合致させるために、モデルパラメーターを修正する必要もある。このため、ステップ24を行い、新しい目標電気パラメーターを新モデルパラメーターに写像する。このステップは迅速に行われることができ、例えば数秒又は数ミリ秒の時間内で完成できる。そして、新しく生成したモデルパラメーターをシミュレーションツール27に提供し、模擬を行ってもよい。
これら実施例により、設計者が電気パラメーターを修正でき、これら電気パラメーターに対応する各モデルパラメーターを迅速に生成できることがわかる。しかも、設計者は数日又は数週がかかって新モデルパラメーターの生成を待つ必要がない。
図3はREP写像の概念を示し、REP写像が図2のステップ32により生成される。電気空間によって電気パラメーターを代表でき、その内、X軸とY軸がいずれかの電気パラメーターを代表し、直流(DC)と交流(AC)の電気パラメーターを含むが、これらに限られなく、例えばVthlin(Vth)、Idlin、Idsat、DIBL等が挙げられる。各セットの電気パラメーターは、電気空間(E空間とも言う)における1点で表示でき、その内、各セットの電気パラメーター値がVth値、Idlin値、Idsat値、DIBL値等を含んでよい。同様に、モデルパラメーターは、Vth0、U0、Vsat、ETA0等を含んでよいが、これらに限られなく、モデル空間(P空間とも言う)に表示でき、その内、X軸とY軸がこれらモデルパラメーターを代表する。各セットのモデルパラメーターは、このモデル空間における1点で表示でき、その内、各セットのモデルパラメーターは、Vth0値、U0値、Vsat値、ETA0値等を含む1セットの数値を含んでよい。REP写像は、電気パラメーターからモデルパラメーターを生成するためのものである。
図3はモデルパラメーターが伝統的なモールド方法においてモデル空間における単一の点で代表されることではないことも示す。逆に、モデルパラメーターは、一つの領域(かげ領域)であってよく、その内、これらモデルパラメーターをこの領域における任意点で表示できる。同様に、電気パラメーターは、電気空間における単一の点でない。電気パラメーターも一つの領域(かげ領域)であり、その内、この領域は、原来標準(typical−typical;TT)プロセスコーナー(process corner)のサンプルチップの複数の電気パラメーターを代表する1点を提供できる。電気空間における任意点は、例えば矢印に示すように、(一対一)REP写像を利用してモデル空間における1点に写像できる。
図4は、入力変数(電気パラメーターである)Vthlin、Idlin、Idsat、DIBLからの出力変数(モデルパラメーターである)Vth0、U0、Vsat、及びETA0の生成を示す、その内、出力変数が関数fVth0、fU0、fVsat、fETA0の形式で表示する。電気空間における電気パラメーターからモデル空間におけるモデルパラメーターPまでのREP写像もP=f(E)の形式で図3に示し、モデルパラメーターPが電気パラメーターEの関数であることを示す。
各種の方式でREP写像を実行してよく、これら方法は、テーブルベース写像(table−based mapping)、方程式ベース写像(equation−based mapping)、混合式写像(hybrid mapping)を含むことがわかる。テーブルベース写像において、電気パラメーターとそれぞれのモデルパラメーターの数値は、複数のテーブルに保存される。しかしながら、このようにすれば、巨大な保存スペースが必要となる。方程式ベース写像において、図3における方程式P=f(E)に示すように、複数の方程式を形成してモデルパラメーターを電気パラメーターの関数として表す。混合式写像において、テーブルベース写像と方程式ベース写像を組み合わせる。
図5Aと図5Bは方程式ベース写像のフレームワークを示す。図5Aを参照すると、マトリックスRは、モデルパラメーターと電気パラメーターとの間の関係を示し、その内、モデルパラメーターがベクトルPで表示され、電気パラメーターがベクトルEで表示される。図5Aにより、REP写像マトリックスRが既知であると、いずれかの電気パラメーターEからモデルパラメーターPを算出しやすいことがわかる。電気パラメーターEからのモデルパラメーターPの算出とREP写像マトリックスRは、図2のステップ24で表示され、REP写像マトリックスの生成が図2のステップ32で表示される。
図5Aにおいて、電気パラメーターVth、Idlin、Idsat、DIBLは、第一段階パラメーターである。第一段階電気パラメーターにより、REP写像マトリックスRを得られ、且つそれぞれのモデルパラメーターPが集積回路の電気機能を正確に反映でき又は反映できなくてよい。そして、高段階(第二段階、第三段階又はその他)パラメーターf1(Vth、Idlin、Idsat、DIBL)、f2(Vth、Idlin、Idsat、DIBL)、f3(Vth、Idlin、Idsat、DIBL)、f4(Vth、Idlin、Idsat、DIBL)をベクトルEに加え、モデルパラメーターPは、電気パラメーターEに対する応答の非線形反応を反映する。高段階パラメーターは、テイラー展開(Taylor expansions)の形式であってよい。また、高段階パラメーターの表示式は、各種のソースから収集されたものであってよく、例えば文章に述べられた集積回路の機能が挙げられる。一つの示範実施例において、高段階パラメーターf1(Vth、Idlin、Idsat、DIBL)がVth*Idlinで表示でき、高段階パラメーターf2(Vth、Idlin、Idsat、DIBL)がVth*Idsatで表示でき、高段階パラメーターf3(Vth、Idlin、Idsat、DIBL)がVth*DIBLで表示でき、高段階パラメーターf4(Vth、Idlin、Idsat、DIBL)がIdsat*DIBLで表示できる。
図5Bはモデルパラメーターと電気パラメーターとの間のREP写像の別の表示式を示す。電気パラメーターは、絶対値Eではなく、相対値ΔEで表示し、その内、相対値は、電気空間(図3)における一つの参照点から電気パラメーターが偏移したものである。参照点は、図3のTTコーナーから測量したサンプルの電気パラメーターであってよい。例えば、電気空間における参照点の臨界電圧がVth_refであると、図5Bの値dVth0=Vth0(図5Aに示すように)−Vth_refとなる。類似的に、モデルパラメーターは、モデル空間における一つの参照点から偏移した相対値ΔPで表示できる。図6は図5Bに整合された表示式を有する高段階パラメーターの示範表示式を示す。図6において、高段階電気パラメーターは、第一段階と第二段階のパラメーターを含む。
図5A〜図6において、高段階電気パラメーターの形式で高段階効果を考慮する。取替実施例において、高段階モデルパラメーターの形式で高段階効果を考慮する。高段階モデルパラメーターは、高段階電気パラメーターの逆関数であってよい。高段階効果が高段階電気パラメーターの形式または高段階モデルパラメーターの形式で表示されるかは、どちらの表示法がREP写像をし易くするかにより決定される。
図7はREP写像マトリックスR(図5A〜図6)を決定する動作フローを示す、その内、図7の動作フローは、図3のステップ32としても表示される。まず、ステップ50において、複数のサンプルを生成し、その内、これらサンプルは、集積回路を含むシリコンチップであってよく、且つこれら集積回路のモデルを構成する。また、これらサンプルを選び、このようにして、これらサンプルが設計者の望む電気空間の一部を反映する。例を挙げると、配置効果(layout−effect)モデルを構成する場合に、これらサンプルは、異なる配置効果を有する(例えばSAとSBの異なる配置パラメーターを含み、その内、SAとSBがゲート電極−多結晶シリコン−エッジ浅いトレンチ分離の間隔である)。サンプルから測量した電気パラメーターが散布し、設計者の望む電気空間の当該部分に及ぶ。複数のサンプルから測量した複数のセットの電気パラメーターは、共同でEsampleという。
ステップ52において、初期モデルパラメーターセットP0があると仮定する、この場合、パラメーターセットP0は、モデル空間(図4)に位置する複数の点を含む。図5A〜図6に示すように、モデル空間におけるそれぞれの1点は、ベクトルP(又はΔP、1セットのモデルパラメーターである)で表示してよい。初期モデルパラメーターセットP0におけるそれぞれの1点をシミュレーションツール27(図2)に提供して電気空間に位置する1点(1セットの電気パラメーター)を生成し(ステップ54)、図5A〜図6に示すように、電気空間におけるそれぞれの1点は、ベクトルEで(又はΔE)表示してよい。電気空間において複数の生成した点の集合を例えばブロック56におけるE0のように表示する。
続いて、ステップ58において、R0=E0\P0(ブロック60)により、初期REP写像マトリックスR0を算出する。例えばMatlabツールのような各種のツールに提供される有名な最小二乗(Least Square;LS)最適化方式でR0を算出することができる。このため、算出の詳細はここでは検討しない。初期REP写像マトリックスR0は設計者の望む(要求する)電気空間の一部から得られたものではないことがわかる。このため、初期REP写像マトリックスR0は、Esampleの空間を反映し又はしなくてよい。そして、ステップ62〜80を行い、REP写像マトリックスRをEsampleの電気空間に微調整する。
ステップ62を参照すると、方程式P1=R0.Esample(図5A〜図6を参照)を用い、乗積によりモデルパラメーターP1を算出する。電気パラメーターEsampleが電気空間に位置する複数の点を含むため、算出したモデルパラメーターP1(ブロック64)もモデル空間に位置する複数の点を含み、これらの点を図5A〜図6における複数のベクトルPに類似するように表示してよい。算出したモデルパラメーターP1をシミュレーションツール27に提供し、複数の電気パラメーターE1(ブロック68)を模擬・生成する(ステップ66)。そして、これら電気パラメーターE1と初期電気パラメーターEsampleを比較する(ステップ70)。電気パラメーターE1の各数値とそれぞれの初期電気パラメーターEsampleの数値との間の差が予め定められたパーセントより小さいと(例えば10%)、算出結果を収束と判断し、且つ収束状態がYESである。このように初期REP写像マトリックスR0がEsampleの電気空間の一部を反映したことを示す。このため、REP写像マトリックスRの判断を終え、初期REP写像マトリックスR0は、例えば図3のステップ24と図5A〜図6の方程式におけるREP写像マトリックスRとする。
電気パラメーターE1が初期電気パラメーターEsampleにつれて収束しない(収束状態がNOである)場合に、初期REP写像マトリックスR0をさらに微調整する必要がある。ステップ72を参照し、LS法を利用し、R1=E1\P1により、REP写像マトリックスR1(ブロック73)を算出することができる。続いて、ステップ74において、方程式P2=R1.Esampleを利用し、REP写像を行い、モデルパラメーターP2(ブロック76)を得た。続いて、モデルパラメーターP2をシミュレーションツール27(図2)に供給し、電気パラメーターE2(ブロック80)を模擬して(ステップ78)、更にこれら電気パラメーターE2をEsampleと比較し、これら電気パラメーターE2が収束するかどうか(ステップ82)、及びREP写像マトリックスR1は図5A〜図6におけるマトリックスRであるかどうかを判断する。NOであると、模擬した電気パラメーターが電気パラメーターEsampleにつれて収束し、且つ生成したマトリックスが図5Aと図6におけるマトリックスRとなるまで、ステップ72〜82を繰り返す。
提供された実施例により、各種の応用をさらにし易くすることができる。図8は、例えばホットキャリア注入(Hot Carrier Injection;HCI)モデルパラメーター又は負バイアス時間非依存(Negative Bias Time Independent;NBTI)モデルパラメーターのような老化モデルパラメーターの生成を示す。伝統的に、老化成形において、モデルパラメーターP(ブロック208)を時間[年齢(age)]又は低下因子(degrade factor、D因子と知られる)の関数(ブロック200)として直接的に表示するである。このステップが矢印210で図示する。かつてはモデルパラメーターと時間との間の直接関連を構成することは難しかった。これら実施例において、モデルパラメーターの判断を2ステップに分けた。まず、電気パラメーターEを時間(年齢)又は低下因子Dの関数で表示した。集積回路で実験を行うことと、集積回路の電気パラメーターE(ブロック204)が時間変更につれてどう変更するかを測定することによって、このステップ(ステップ202)を行うことができる。次に、REP写像によって、電気パラメーターEをモデルパラメーターPに写像し(ステップ206)、その際、前記段落において検討した実際に同一の方法とステップを用いてもよい。この2ステップによるモールドによって、伝統的な老化モールドに必要なモデルフィッティングステップが必要とされなくなる。また、老化モールドの正確性を向上させ、且つ老化モールドの構成を伝統的なステップによるモールドより容易にした。
図9は配置効果を生成するモデルパラメーターを応用した実施例を示す。通常は、配置効果モールドにおいて、例えばSA、SB等(ブロック222)のような配置実例パラメーター(layout instance parameters)を利用して、集積回路の配置(ブロック220)を表示し、且つモデルパラメーター(ブロック224)を配置実例パラメーターの関数として直接的に表示する。このステップは矢印223で図示される。かつてはモデルパラメーターと配置実例パラメーターとの間の直接関連を構成することは難しかった。これら実施例において、モデルパラメーターPの判断を2ステップに分ける。まず、電気パラメーターE(ブロック232)を集積回路配置の関数として表示する(ステップ230)。例えばSAとSBのような異なる配置パラメーターを有する集積回路を形成することと、これら集積回路を測定することにより、ステップ230を行い、これによって電気パラメーターEを配置パラメーター(例えば、配置実例パラメーター)の関数として表示する(ステップ233)。次に、REP写像によって、電気パラメーターEをモデルパラメーターPに写像する。そして、この2ステップによるモールドによって、モールドの正確性を向上させ、且つ配置効果モデルの構成も容易になる。
実施例は、モデルパラメーターと電気パラメーターとの間のREP写像(マトリックスと表示してもよい)を算出するアルゴリズムとステップ、及びREP写像により集積回路の模擬を調整するモールドを提供する。このため、モデルを修正する時間周期が大幅に短縮される。また。構成したモデルが正確に設計者の望む目標電気空間を反映できる。
実施例とその長所をすでに以上のように詳しく記述したが、後の特許請求の範囲に限定される実施例の精神と範囲から離脱しない限り、多様の変更、取替及び修正を加えもよいことを分かるべきである。また、本願の範囲は、明細書に記述したプロセス、機械、製造、物質成分、手段、方法及びステップの特定の実施例に限られない。当業者であれば、本開示から、ここで記述した実施例に対応して実際に同一な機能、又は実際に同一な結果を達成する、現存又は将来の発展によるプロセス、機械、製造、物質成分、手段、方法又はステップが本開示により応用できることを簡単に理解できる。このため、後の特許請求の範囲は、このようなプロセス、機械、製造、物質成分、手段、方法又はステップをその範囲に含む。また、それぞれの請求範囲が独立な実施例を構成し、且つ各請求範囲と実施例の組み合わせが本開示の範囲に含まれる。
20 ステップ、24 ステップ、27 シミュレーションツール、30 ブロック、50 ステップ、54 ステップ、58 ステップ、62 ステップ、66 ステップ、70 ステップ、73 ブロック、76 ブロック、80 ブロック、100 ステップ、104 ステップ、107 シミュレーションツール、110 ステップ、202 ステップ、206 ステップ、210 矢印、222 ブロック、224 ブロック、232 ブロック、22 ステップ、26 ステップ、28 ステップ、32 ステップ、52 ステップ、56 ブロック、60 ブロック、64 ブロック、68 ブロック、72 ステップ、74 ステップ、78 ステップ、82 ステップ、102 ブロック、106 ステップ、108 ブロック、200 ブロック、204 ブロック、208 ブロック、220 ブロック、223 矢印、230 ステップ、233 ステップ

Claims (10)

  1. 写像により、複数の集積回路の複数のモデルパラメーターと複数の電気パラメーターとの間の関係を決定し、その内、前記モデルパラメーターがシミュレーションツールに応用されるように設けられるステップと、
    電気パラメーターセットを提供するステップと、
    前記写像により前記電気パラメーターセットをモデルパラメーターセットに写像するステップと、
    を含むモデルパラメーターと電気パラメーターとの間の写像の構成方法。
  2. 前記写像がマトリックスで表示され、且つ前記モデルパラメーターセットがベクトルとして表示される場合に、前記マトリックスと前記電気パラメーターセットとの乗積を算出する方式で、前記モデルパラメーターセットを写像する請求項1に記載の方法。
  3. 複数の初期モデルパラメーターセットがあることを仮定するステップと、
    前記シミュレーションツールを用いて複数の電気パラメーターセットを模擬し、その内、前記電気パラメーターセットにおけるそれぞれの1セットが前記初期モデルパラメーターセットにおける1セットから模擬するステップと、
    最小二乗最適化法を用いて、前記初期モデルパラメーターセットと前記電気パラメーターセットから前記マトリックスを算出するステップと、
    を更に含む請求項2に記載の方法。
  4. 複数のサンプルを測定して複数のサンプル電気パラメーターセットを得るステップと、
    前記マトリックスと前記サンプル電気パラメーターセットとの乗積を算出し、その内、前記マトリックスと前記サンプル電気パラメーターセットとの前記乗積が複数の算出されたモデルパラメーターを含むステップと、
    前記算出されたモデルパラメーターを用いて、複数の模擬された電気パラメーターセットを模擬するステップと、
    前記模擬された電気パラメーターセットと前記サンプル電気パラメーターセットとを比較して収束状態を決定するステップと、
    前記収束状態がYESである場合に、前記マトリックスを受けて前記写像とするステップと、
    前記収束状態がNOである場合に、前記最小二乗最適化法により、前記模擬された電気パラメーターセットと前記算出されたモデルパラメーターから、前記マトリックスを更新するステップと、
    を更に含む請求項3に記載の方法。
  5. 前記写像がマトリックスで表示され、その内、前記モデルパラメーターと前記電気パラメーターとの間の前記写像を決定するステップの間、複数の第一段階電気パラメーターと複数の高段階パラメーターがいずれも前記マトリックスの算出に応用される請求項1に記載の方法。
  6. 前記モデルパラメーターセットは、老化モデルパラメーターセットであり、前記方法が前記電気パラメーターセットを時間の関数として構成するステップを更に含み、その内、前記モデルパラメーターセットが時間の関数として表示しない請求項1に記載の方法。
  7. 前記モデルパラメーターセットは、配置効果モデルパラメーターセットであり、前記方法が前記電気パラメーターセットを前記集積回路の複数の配置の関数として構成するステップを更に含み、その内、前記モデルパラメーターセットが複数の配置実例パラメーターの関数として表示しない請求項1に記載の方法。
  8. 前記電気パラメーターが線形臨界電圧Vthlin、線形ドレイン電流Idlin、飽和ドレイン電流Idsat、又はドレイン誘発バリア低下DIBLを含み、且つ前記モデルパラメーターが臨界電圧Vth0、飽和電子速度Vsat、移動度U0、又はDIBLパラメーターETA0を含む請求項1に記載の方法。
  9. 電気パラメーターセットを提供するステップと、
    マトリックスを算出し、前記マトリックスが複数の集積回路の複数の電気パラメーターから複数のモデルパラメーターへ写像し、その内、前記モデルパラメーターがシミュレーションツールに応用されるように設けられるステップと、
    前記電気パラメーターセットと前記マトリックスとの乗積としてモデルパラメーターセットを算出し、その内、前記電気パラメーターセットがベクトルとして表示されるステップと、
    前記モデルパラメーターセットを前記シミュレーションツールに入力するステップと、
    を含むモデルパラメーターと電気パラメーターとの間の写像の構成方法。
  10. 電気パラメーターセットをパラメーターの関数として構成し、前記パラメーターが時間と衰減因子からなる群より選ばれるステップと、
    マトリックスを算出し、前記マトリックスが複数の集積回路の複数の電気パラメーターから複数のモデルパラメーターへ写像し、その内、前記モデルパラメーターがシミュレーションツールに応用されるように設けられるステップと、
    前記電気パラメーターセットと前記マトリックスとの乗積としてモデルパラメーターセットを算出するステップと、
    前記モデルパラメーターセットを前記シミュレーションツールに読込むステップと、
    を含むモデルパラメーターと電気パラメーターとの間の写像の構成方法。
JP2011096571A 2010-08-30 2011-04-22 モデルパラメーターと電気パラメーターとの間の写像の構成方法 Pending JP2012048706A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/871,683 2010-08-30
US12/871,683 US8370774B2 (en) 2010-08-30 2010-08-30 Constructing mapping between model parameters and electrical parameters

Publications (1)

Publication Number Publication Date
JP2012048706A true JP2012048706A (ja) 2012-03-08

Family

ID=45698865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011096571A Pending JP2012048706A (ja) 2010-08-30 2011-04-22 モデルパラメーターと電気パラメーターとの間の写像の構成方法

Country Status (3)

Country Link
US (1) US8370774B2 (ja)
JP (1) JP2012048706A (ja)
CN (1) CN102385650B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10241174B2 (en) 2011-03-18 2019-03-26 Case Western Reserve University Nuclear magnetic resonance (NMR) fingerprinting
US10627468B2 (en) 2011-03-18 2020-04-21 Case Western Reserve University Nuclear magnetic resonance (NMR) fingerprinting

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8726200B2 (en) 2011-11-23 2014-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Recognition of template patterns with mask information
US8539427B2 (en) * 2012-01-03 2013-09-17 International Business Machines Corporation Device mismatch corner model
US9064072B2 (en) * 2012-07-31 2015-06-23 International Business Machines Corporation Modeling semiconductor device performance
US9378315B1 (en) * 2014-12-11 2016-06-28 Excelio Technology (Shenzhen) Co., Ltd. Method for semiconductor process corner sweep simulation based on value selection function
CN106383933B (zh) * 2016-09-05 2018-06-26 上海空间电源研究所 一种复杂结构半导体器件模拟方法
US10922634B2 (en) * 2017-05-26 2021-02-16 General Electric Company Determining compliance of a target asset to at least one defined parameter based on a simulated transient response capability of the target asset and as a function of physical operation data measured during an actual defined event
US11537768B2 (en) 2020-03-16 2022-12-27 Nanya Technology Corporation Method for aging simulation model establishment
CN111414724B (zh) * 2020-03-20 2023-08-01 Tcl华星光电技术有限公司 电路仿真优化的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189472A (ja) * 1996-12-27 1998-07-21 Sony Corp 半導体不純物シミュレーション方法および装置
JP2002164530A (ja) * 2000-11-27 2002-06-07 Mitsubishi Electric Corp 物性モデルのパラメータ抽出方法及び記録媒体、並びに非線形素子の製造方法
JP2008225961A (ja) * 2007-03-14 2008-09-25 Sanyo Electric Co Ltd 回路シミュレーション方法
JP2008250981A (ja) * 2007-03-05 2008-10-16 Fujitsu Microelectronics Ltd 設計支援装置、設計支援プログラム、設計支援方法、および半導体回路の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792072A (en) * 1994-06-06 1998-08-11 University Of Washington System and method for measuring acoustic reflectance
JP3409841B2 (ja) * 1998-10-07 2003-05-26 沖電気工業株式会社 プロファイル抽出方法
US20020116691A1 (en) * 2000-04-28 2002-08-22 Trw, Inc. Semi-physical modeling of HEMT high frequency noise equivalent circuit models
JP2003532305A (ja) * 2000-04-28 2003-10-28 ティーアールダブリュー・インコーポレーテッド Hemtの高周波ノイズ等価回路モデルの半物理的モデリング
JP2002032426A (ja) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp 回路シミュレーション装置、回路シミュレーション方法および回路シミュレーションプログラムを記録した記録媒体
US7292968B2 (en) 2000-09-29 2007-11-06 Cadence Design Systems, Inc. Hot carrier circuit reliability simulation
US6725430B2 (en) * 2001-11-05 2004-04-20 Qualcomm Incorporated Process for designing high frequency circuits in multiple domains
JP2003197609A (ja) * 2001-12-27 2003-07-11 Tokyo Electron Ltd プラズマ処理装置の監視方法及びプラズマ処理装置
US7003742B2 (en) * 2002-01-10 2006-02-21 Pdf Solutions, Inc. Methodology for the optimization of testing and diagnosis of analog and mixed signal ICs and embedded cores
JP2003234420A (ja) * 2002-02-06 2003-08-22 Mitsubishi Electric Corp シミュレーション方法
US6744262B2 (en) * 2002-03-14 2004-06-01 Agilent Technologies, Inc. Method, apparatus, and article of manufacture for characterizing a device and predicting electrical behavior of the device in a circuit
US7003744B2 (en) * 2002-04-18 2006-02-21 University Of South Florida Global equivalent circuit modeling system for substrate mounted circuit components incorporating substrate dependent characteristics
US7505879B2 (en) * 2002-06-05 2009-03-17 Tokyo Electron Limited Method for generating multivariate analysis model expression for processing apparatus, method for executing multivariate analysis of processing apparatus, control device of processing apparatus and control system for processing apparatus
US7117460B2 (en) * 2004-03-04 2006-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for physical parameter extraction for transistor model
US7590518B2 (en) * 2004-09-02 2009-09-15 Cadence Design Systems, Inc. Circuit analysis utilizing rank revealing factorization
US7640143B2 (en) * 2004-11-03 2009-12-29 International Business Machines Corporation Circuit statistical modeling for partially correlated model parameters
US7623995B2 (en) * 2005-06-11 2009-11-24 Sitaramarao Srinivas Yechuri Method of extracting a semiconductor device compact model
JP2007272392A (ja) * 2006-03-30 2007-10-18 Nec Electronics Corp 回路シミュレーション装置
JP5044635B2 (ja) * 2007-02-19 2012-10-10 ルネサスエレクトロニクス株式会社 回路動作の最悪条件決定システム、方法およびプログラム
US8185853B2 (en) * 2007-04-11 2012-05-22 Rambus Inc. Transforming variable domains for linear circuit analysis
JP2009021378A (ja) * 2007-07-11 2009-01-29 Nec Electronics Corp 半導体集積回路の生産方法、設計方法及び設計システム
CN100587506C (zh) * 2007-07-20 2010-02-03 大连理工大学 压电变压器并联和并串联联接的电气特性分析方法
US8134494B1 (en) * 2008-06-24 2012-03-13 Raytheon Company Simulating the mutual performance of an antenna array coupled to an electrical drive circuit
US8095345B2 (en) * 2009-01-20 2012-01-10 Chevron U.S.A. Inc Stochastic inversion of geophysical data for estimating earth model parameters

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189472A (ja) * 1996-12-27 1998-07-21 Sony Corp 半導体不純物シミュレーション方法および装置
JP2002164530A (ja) * 2000-11-27 2002-06-07 Mitsubishi Electric Corp 物性モデルのパラメータ抽出方法及び記録媒体、並びに非線形素子の製造方法
JP2008250981A (ja) * 2007-03-05 2008-10-16 Fujitsu Microelectronics Ltd 設計支援装置、設計支援プログラム、設計支援方法、および半導体回路の製造方法
JP2008225961A (ja) * 2007-03-14 2008-09-25 Sanyo Electric Co Ltd 回路シミュレーション方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10241174B2 (en) 2011-03-18 2019-03-26 Case Western Reserve University Nuclear magnetic resonance (NMR) fingerprinting
US10416259B2 (en) 2011-03-18 2019-09-17 Case Western Reserve University Nuclear magnetic resonance (NMR) fingerprinting
US10627468B2 (en) 2011-03-18 2020-04-21 Case Western Reserve University Nuclear magnetic resonance (NMR) fingerprinting

Also Published As

Publication number Publication date
CN102385650A (zh) 2012-03-21
US20120054709A1 (en) 2012-03-01
CN102385650B (zh) 2013-11-20
US8370774B2 (en) 2013-02-05

Similar Documents

Publication Publication Date Title
JP2012048706A (ja) モデルパラメーターと電気パラメーターとの間の写像の構成方法
TWI805794B (zh) 製造積體電路的方法以及用於設計積體電路的計算系統
US8954908B1 (en) Fast monte carlo statistical analysis using threshold voltage modeling
McAndrew Practical modeling for circuit simulation
Martins et al. AIDA: Automated analog IC design flow from circuit level to layout
US9898566B2 (en) Method for automated assistance to design nonlinear analog circuit with transient solver
CN103793547B (zh) 具有多图案化要求的集成电路的层级设计的方法
US20080183442A1 (en) Efficient methodology for the accurate generation of customized compact model parameters from electrical test data
US20160171137A1 (en) Method for semiconductor process corner sweep simulation based on value selection function
CN107153724A (zh) 基于迭代算法的芯片温度分析方法
Iskander et al. Hierarchical sizing and biasing of analog firm intellectual properties
US8849643B2 (en) Table-lookup-based models for yield analysis acceleration
KR20100080331A (ko) 관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출
Fasching et al. Technology CAD systems
US8645883B2 (en) Integrated circuit simulation using fundamental and derivative circuit runs
Martins et al. On the exploration of design tradeoffs in analog IC placement with layout-dependent effects
CN116258116A (zh) 一种标准单元版图优化方法、装置、系统和介质
JP2010134775A (ja) 回路シミュレーション方法、回路シミュレーションプログラムおよび回路シミュレーション装置
KR101652042B1 (ko) 공정-소자-회로 통합 시뮬레이션 시스템
CN113408231B (zh) 退化模拟模型建立方法
JP2012150574A (ja) シミュレーション連携方法およびシミュレーション装置
CN106250599A (zh) 一种可扩展的基于gp模型的bjt建模方法
CN115774975B (zh) Lod效应模型的优化方法、集成电路的制造方法
CN109657384B (zh) 一种tft模型参数的提取方法
Boos et al. Strategies for initial sizing and operating point analysis of analog circuits

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120912

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120918

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121012

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121017

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121112

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130521

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130927

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20131108