JP2012150574A - シミュレーション連携方法およびシミュレーション装置 - Google Patents

シミュレーション連携方法およびシミュレーション装置 Download PDF

Info

Publication number
JP2012150574A
JP2012150574A JP2011007319A JP2011007319A JP2012150574A JP 2012150574 A JP2012150574 A JP 2012150574A JP 2011007319 A JP2011007319 A JP 2011007319A JP 2011007319 A JP2011007319 A JP 2011007319A JP 2012150574 A JP2012150574 A JP 2012150574A
Authority
JP
Japan
Prior art keywords
simulation
semiconductor device
circuit
circuit model
calculation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011007319A
Other languages
English (en)
Inventor
Hirofumi Uemura
浩文 上村
Shoji Yamada
昭治 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2011007319A priority Critical patent/JP2012150574A/ja
Publication of JP2012150574A publication Critical patent/JP2012150574A/ja
Withdrawn legal-status Critical Current

Links

Abstract

【課題】デバイスシミュレーションの開始から新製品の開発までの期間を大幅に短縮するシミュレーション連携方法およびシミュレーション装置を提供する。
【解決手段】シミュレーション連携を行う為に、少なくとも回路シミュレーション(C-3)で用いる半導体デバイス等価回路モデルのために必要となるデバイス特性を、半導体デバイスシミュレーションの出力からデバイス特性を得る半導体デバイス等価回路モデル設定工程((B-1),(B-2)）と、回路シミュレーション(C-3)の出力を評価し製品としての性能に問題がある場合には回路シミュレーション(C-3)の出力から少なくとも半導体デバイス構造を最適化するための情報を推定して半導体デバイスシミュレーション((A-1),(A-2)）へフィードバックするための知識データベース(E-1)を備えた情報フィードバック工程((E-1),(E-2)）を含む。
【選択図】図１

Description

本発明は、半導体デバイスの構造データに基づいてシミュレーションを行う半導体デバイスシミュレーションと、回路の構成データに基づいてシミュレーションを行う回路シミュレーションとを連携するシミュレーション連携方法および該連携方法を具現するシミュレーション装置に関する。
パワー半導体デバイスを用いた製品を開発する場合、デバイスと回路、その双方における設計が必要である。通常は、製品化の前に試作実験が行われる。その場合、実物による評価実験と、製品を仮想して行うシミュレーションとに大別される。近年、製品の性能向上や開発期間短縮に対する要望が強く、実物を製作せずに製品を評価するシミュレーション装置の需要が高まり、各種シミュレーション技術の高機能化、高精度化、高速化が共通課題となっている。
製品開発の際に行われるシミュレーションは、大きく分けてデバイス側と回路側の２つのパートに分けられる。通常、デバイス側ではＣＡＤ（Computer-Aided Design）により半導体構造を設計し、半導体デバイスシミュレーションでデバイスの電気的特性を予測する事によって、デバイスの性能向上と新規デバイスの開発期間短縮を行って来た。
一方で、回路側では開発された半導体デバイスの特性を実験により測定し、半導体デバイス等価回路モデルにデバイスモデルパラメータを与えることによって、半導体デバイスを用いた製品(インバータ等)の駆動時の特性を予測し、製品の性能向上と開発期間短縮を行って来た。
図１３は、従来の半導体デバイスシミュレーションと回路シミュレーションの各シミュレーションを連携する連携方法を説明するためのフロー図である。図１３において、図示左半は半導体デバイスシミュレーションパートであり、図示右半は回路シミュレーションパートである。従来のシミュレーション連携方法の特徴を後述する本願発明と比較して挙げれば、半導体デバイスシミュレーションパートにおいて、デバイス特性に基づいてデバイスを製作する製作ステップＧ、製作したデバイス単体について性能評価するステップＨを備え、また回路シミュレーションパートにおいて、半導体デバイスの特性測定を行うステップＪおよび測定された半導体デバイスの特性を盛り込んだ半導体デバイス等価回路モデルを作成して回路シミュレーションを実行しそれにより回路出力データを取得してその性能評価を実施する性能評価ステップＫを備えていることである。さらに説明すれば、図示左半の半導体デバイスシミュレーションパートにおけるデバイスシミュレーション結果に基づいてデバイスを試作し、その性能評価を行い、その結果に基づいて半導体デバイスの良否を判断する。そしてその半導体デバイスについて図示右半の回路シミュレーションを実行し、性能評価し、性能が満たされない場合には、電気回路構造等を変更して再度図示右半の回路シミュレーションを実行し、回路シミュレーションで幾らかの変更を実施しても良好な半導体デバイス等価回路モデルが得られない場合には、図示左半の半導体デバイスシミュレーションパートで、再度半導体デバイスシミュレーションを実行し、その結果に基づいて新たなデバイスの試作を行い、該試作したデバイスについて再び図示右半の回路シミュレーションを実行していた。このため従来のシミュレーション連携方法では、性能が満たされるような新製品の開発までには長い開発期間を要していた。
ところで従来のシミュレーション連携技術として、例えば特許文献１には、複数の変数を有する連続系方程式から構成されるダイナミクスモデルを用いて機構の挙動をシミュレーションするダイナミクスシミュレーションを実行する第１のシミュレータと、複数の機構要素から構成される３次元機構モデルを用いて機構の３次元空間内での幾何学的な動作をシミュレーションするキネマティックスシミュレーションを実行する第２のシミュレータとを連携させる技術が開示されている。
また特許文献２には、第１の解析手法の計算式に基づくシミュレーションを行う第１のシステムと、第２の解析手法の計算式に基づくシミュレーションを行う第２のシステムとを用いて、計算対象の物理的又は化学的挙動を解析するデータ連携シミュレーション方法であって、第１のシステムによるシミュレーションの計算結果を出力する手順と、第１のシステムの計算結果から、計算領域の物性値に関する任意の基準をみたす点を抽出し、第２のシステムに入力可能なデータに変換する手順と、データ変換手順から得られたデータを第２のシステムに入力してシミュレーションの計算結果を出力する手順と、を有するデータ連携シミュレーション方法が開示されている。
また特許文献３には、シミュレーションを行うたびに、その入力データと出力データを対応させて記憶する手段と、記憶されている過去の入力データと今回の入力データを比較する手段と、比較の結果、過去の入力データのうち今回の入力データに最も近かった入力データに対応する出力データを選定して表示する手段と、表示の後、使用者の指示に応じてシミュレーションを実行する実行手段とを含むシミュレーション装置が開示されている。
特開２００４−２２０５６６号公報 特開２００４−９４６７２号公報 特開平９−１６２４４号公報
上述した特許文献１〜３等に示された従来のシミュレーション連携方法を半導体デバイスの構造データに基づいてシミュレーションを行う半導体デバイスシミュレーションと、回路の構成データに基づいてシミュレーションを行う回路シミュレーションとを連携するシミュレーションに適用して満足できるシミュレーション結果を得るためには、以下に示すような多大な労力と工夫を要していた。すなわち、
回路シミュレーションで精度の高い出力結果を得るには、高精度の半導体デバイス等価回路モデルが必要であり、そのためにはモデルパラメータを精度良く与える必要がある。現在、モデルパラメータを与えるために、実際の半導体デバイスの電気的特性を実験により測定する必要がある。
通常、回路シミュレーションにおいて精度の高い半導体デバイス等価回路モデルを得るには、多くの駆動条件(駆動電圧、電流、温度等)におけるデバイスの特性データを測定する必要があり、しばしば多くの時間を費やす事になる。また、特性データを測定するにはデバイスの実物が必要であるため、回路シミュレーションを実行するにはデバイスの試作を待つ必要がある。通常、デバイスの試作には数ヶ月オーダーで時間を要するため、新規デバイスの開発からそれを用いた新製品の開発までには長い開発期間が必要となる。
また、回路シミュレーションにおいてデバイスの特性に問題があることが判明した場合、開発の工程がデバイス試作工程まで戻るため、結果として新製品の開発期間は数ヶ月オーダーで延びる事になる。
したがって、本発明は、デバイスシミュレーションの開始から新製品の開発までの期間を大幅に短縮するシミュレーション連携方法およびシミュレーション装置を提供することを目的とする。
上記課題を解決するために本発明は、半導体デバイスシミュレーションと回路シミュレーションを連携して動作させるシミュレーション連携方法において、
半導体デバイスの物理的構造とデバイス駆動条件からデバイスの電気的特性を計算するデバイス電気的特性計算工程と、
前記半導体デバイスの物理的構造と前記デバイス電気的特性計算工程で計算したデバイスの電気的特性を基に、回路シミュレーションで用いるための半導体デバイス等価回路モデルのパラメータ設定を行う半導体デバイス等価回路モデル設定工程と、
該半導体デバイス等価回路モデルと装置の電気回路構造を基に装置全体の電気回路モデルを作成し回路駆動条件を設定して各回路素子の端子間電圧や電流の静的な特性および過渡的な特性を計算する電気回路モデル特性計算工程と、
該計算で得られた静的な特性および過渡的な特性を基に設計した装置・回路・デバイスが所望の性能を満足しているか評価する性能評価工程と、
該性能評価工程で所望の性能を満足していない場合に計算で得られた静的な特性および過渡的な特性を最適化するための情報を知識データベースを用いて推定して前記電気回路モデル特性計算工程及び又は前記デバイス電気的特性計算工程に前記推定した情報をフィードバックする情報フィードバック工程と、
を含んで成ることを特徴とする。
また本発明は、半導体デバイスシミュレーションと回路シミュレーションを連携して動作させるシミュレーション連携方法を具現するためのシミュレーション装置において、
半導体デバイスの物理的構造とデバイス駆動条件からデバイスの電気的特性を計算するデバイス電気的特性計算手段と、
前記半導体デバイスの物理的構造と前記デバイス電気的特性計算手段で計算したデバイスの電気的特性を基に、回路シミュレーションで用いるための半導体デバイス等価回路モデルのパラメータ設定を行う半導体デバイス等価回路モデル設定手段と、
該半導体デバイス等価回路モデルと装置の電気回路構造を基に装置全体の電気回路モデルを作成し回路駆動条件を設定して各回路素子の端子間電圧や電流の静的な特性および過渡的な特性を計算する電気回路モデル特性計算手段と、
該計算で得られた静的な特性および過渡的な特性を基に設計した装置・回路・デバイスが所望の性能を満足しているか評価する性能評価手段と、
該性能評価手段で所望の性能を満足していない場合に計算で得られた静的な特性および過渡的な特性を最適化するための情報を知識データベースを用いて推定して前記電気回路モデル特性計算手段及び又は前記デバイス電気的特性計算手段に前記推定した情報をフィードバックする情報フィードバック手段と、
を備えていることを特徴とする。
本発明によれば、実際の半導体デバイスを作る事なく、回路シミュレーションを実行し、製品としての性能を見積もることが可能となり、製品開発期間が短縮できる。また、回路シミュレーションの結果をデバイスレベルまでフィードバックすることが可能となり、デバイス単体ではなく製品としての性能の最適化をより短期間で効果的に行うことが期待できる。
本発明の実施形態に係る半導体デバイス等価回路モデル設定工程と知識データベースを有する情報フィードバック工程を備えたシミュレーション連携方法を説明するためのフロー図である。 一般的なトレンチ構造IGBTデバイスの物理的構造の一部分の断面図である。 回路シミュレーションで用いるためのIGBTの半導体デバイス等価回路モデルの回路図である。 回路シミュレーションで用いる半導体デバイス等価回路モデルと装置全体の電気回路モデルの回路図である。 半導体デバイスシミュレーションで用いる半導体デバイス(IGBT)の３次元構造モデルを示す図である。 半導体デバイスシミュレーションにより計算されたデバイス内部の物理的挙動のデータ例を示す図である。 半導体デバイス(IGBT)の出力特性を示す図である。 半導体デバイス(IGBT)の過渡波形を示す図である。 半導体デバイスシミュレーションにより計算された出力データを基に調整された半導体デバイス等価回路モデルの出力特性を示す図である。 回路シミュレーションにより計算された半導体デバイス等価回路モデルの過渡波形と損失特性を示す図である。 回路シミュレーションにより計算された半導体デバイス等価回路モデルの過渡波形とサージ電圧のピーク値を示す図である。 帰還容量の特性を変更し回路シミュレーションにより計算された半導体等価回路モデルの過渡波形とサージ電圧のピーク値の変化を示す図である。 従来の半導体デバイスシミュレーションと回路シミュレーションの各シミュレーションを連携する連携方法を説明するためのフロー図である。
以下、本発明の実施の形態について、詳細に説明する。
本発明の実施形態に係る半導体デバイスシミュレーションと回路シミュレーションの機能的構成について説明する。図１は、本発明の実施形態に係る半導体デバイスシミュレーションと回路シミュレーションを連携するシミュレーション連携方法を説明するためのフロー図である。
ここで、半導体デバイスシミュレーションとは、半導体素子の２次元構造または３次元構造を入力し、そのデバイスの動作を確認するシミュレーションのことであり、そのシミュレーションを行うシミュレータを半導体デバイスシミュレータと言う。半導体プロセスシミュレータと組み合わせて、プロセス条件を変更した場合のデバイス特性がどのように変化するかを確認するシミュレータの統合も可能であり、これをTCAD(Technology CAD)と言う。市販のTCAD製品として、シノプシス社のTCADが知られている。
回路シミュレーションとは、半導体素子を含む電子部品や電子回路を構成する要素素子を数学的・論理的なモデルで表わし、コンピュータを用いて全体の動作を確認するシミュレーションのことであり、そのシミュレーションを行うシミュレータを回路シミュレータと言う。市販の回路シミュレータ製品として、アンシス社のSIMPLORER（登録商標）が知られている。SIMPLORER（登録商標）は回路シミュレーションのみでなく、回路・制御システムの統合シミュレーションが可能である。
また、回路シミュレーションと合わせて行う電気回路構造シミュレーションとは、電気回路を構成する回路構造(配線など)の３次元電磁界シミュレーションを行い、回路構造の寄生(抵抗・容量・誘導)成分を抽出するシミュレーションのことであり、そのシミュレーションを行うシミュレータを３次元電磁界シミュレータと言う。市販の３次元電磁界シミュレータ製品として、アンシス社のQ3D Extractor（登録商標）が知られている。Q3D Extractor（登録商標）は３次元電磁界シミュレーションの結果より、回路シミュレータにおいて使用する電気回路構造の等価回路モデルを自動生成する。
本発明を実施するためのシステム構成として、上述の半導体デバイスシミュレーションおよび回路シミュレーションを実行可能なコンピュータをハードウェアとして用い、半導体デバイスシミュレーションおよび回路シミュレーションの各シミュレーションを連携して動作可能とするものである。
さらに、本明細書における半導体デバイス等価回路モデル設定工程とは、回路シミュレーションで用いる半導体デバイス等価回路モデルで必要となるデバイス特性のデータを半導体デバイスシミュレーションの出力から直接得る工程であり、半導体デバイスシミュレーションの出力データからデバイス特性データ(出力特性や過渡特性)と、デバイス物理構造から各種寄生素子のパラメータを抽出して、回路シミュレーションで用いる半導体デバイス等価回路モデルのパラメータ設定を行うものと定義する。
また、本明細書における情報フィードバック工程とは、回路シミュレーションで得られた回路およびデバイスの出力データと、回路構造またはデバイス構造との因果関係を結びつける知識データベースを用いて、現在の半導体デバイスと電気回路構造の組み合わせによる出力特性と、所望の出力特性との誤差を小さくするために必要なデバイス構造または回路構造の最適化情報を推定し、デバイス構造または回路構造へ最適化情報をフィードバックするものと定義する。
図１は、上述したように本発明の実施形態に係る半導体デバイスシミュレーションと回路シミュレーションを連携するシミュレーション連携方法を説明するためのフロー図である。図１に示すシミュレーション連携方法は、半自動化されたシミュレーション処理工程により実現されるものである。ここでは、シミュレーション対象となる半導体デバイスとしてIGBT(Insulated Gate Bipolar Transistor)を例に、図２に一般的なトレンチ構造IGBTの一部分の断面図を、図３に回路シミュレーション（図１のステップＢ参照）で用いる半導体デバイス等価回路モデルの回路図を、図４に半導体デバイス等価回路モデルを含む装置全体の回路図を、それぞれ示して、半導体デバイスシミュレーションと回路シミュレーションを連携するシミュレーション連携方法を説明する。なお、図３に示すパラメータ間において以下の式が成立する。すなわち、IC = IDE + Ipc・・・（１）、Ipc = (μp/μｎ) IDE・・・（２）であって、μp，μｎは、それぞれ、正孔と電子の移動度を表し、IDEはダイオードDEを流れる電流を表している。
図１に戻って、ステップＡでは、IGBT(Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ)の物理的構造の設計情報を基に、半導体デバイスシミュレーション用モデルを作成（A-1）し、デバイスの駆動条件(端子間電圧、電流、温度など)を設定（F-1）し、半導体デバイスシミュレーションを実行（A-2）することにより、デバイスの電流-電圧特性(I-V特性)および過渡特性を計算する。
具体的には、半導体プロセスシミュレーション（図示せず）などで図５に示すIGBTの３次元構造モデルを作成し、半導体デバイスシミュレーションにてI-V特性、過渡特性を計算する。IGBTの構造を作成（A-1）し、半導体デバイスシミュレーションを実行（A-2）するプロセスは上述した既知の半導体プロセスシミュレータ（図示せず）および半導体デバイスシミュレータ（図示せず）上で手動にて行われる。
ステップＢでは、ステップＡで計算された、半導体デバイスのI-V特性および過渡特性のデータと、図６に示す半導体デバイス内部における物理的挙動(空乏層の変化や端子間電荷のVce依存性)のデータを基に、半導体デバイスモデルのパラメータを抽出する。なお、図６の右部に示す特性図におけるVceは、図５に示されたIGBTの３次元構造モデルのコレクタ-エミッタ間電圧を表している。
具体的には、半導体デバイスシミュレータ（図示せず）の出力データをデータ処理することにより、半導体デバイス等価回路モデルのパラメータを抽出するために必要なデータである出力特性(Vce-Ic)(図７)および過渡波形(図８の上部にターンオン波形，下部にターンオフ波形を示す)を出力（B-1）し、図９に示す半導体デバイス等価回路モデルの出力特性を表す数式（上記式（１），（２）参照）の出力や図１０に示す半導体デバイス等価回路モデルの過渡波形が半導体デバイスシミュレータ（図示せず）の出力データや過渡波形に一致するように半導体デバイス等価回路モデルのパラメータを調整（B-2）する。
これらのプロセスは半自動にて行われる。具体的には、デバイスのI-V特性および過渡特性のデータをデータ処理し、半導体デバイス等価回路モデルのパラメータを抽出するために必要なデータを出力するプロセスは半導体デバイスシミュレータ（図示せず）上で自動にて行われ、半導体デバイス等価回路モデルの出力特性が半導体デバイスシミュレータ（図示せず）の出力特性に一致するようにパラメータを調整するプロセスはエクセル上で作成した調整ツール（図示せず）により自動にて行われ、過渡特性が一致するようにパラメータを調整するプロセスは回路シミュレータ（図示せず）上で手動にて行われる。
ステップＣでは、ステップＢで調整済みの半導体デバイス等価回路モデル（B-2）と、装置の電気回路構造データ（C-1）を基に３次元電磁界シミュレータ(Q3D Extractor（登録商標）)を用いて作成した電気回路構造の等価回路モデルを組み合わせて図４に示す装置全体の電気回路モデルを作成（C-2）し、駆動条件（F-2）を設定して回路シミュレーション（C-3）を行う。
具体的に図４で説明すると、半導体デバイス等価回路モデルを回路シミュレーションで用いることのできる要素素子として実装しステップＢにて調整し、装置の電気回路構造の３次元電磁界シミュレーションした結果から得られる配線構造の寄生(抵抗・容量・誘導)成分を要素素子として回路を構成し、駆動条件から電源電圧Ed、ゲート抵抗Rg、ゲート電圧Vg、スイッチング周期Tsw（図示せず）、負荷リアクトルLsなどを決定し、ダイオードなどその他回路を構成するために必要な要素素子を追加し、装置全体の電気回路モデルを作成し、回路シミュレーションを行う。
これらのプロセスは半自動にて行われる。すなわち、半導体デバイス等価回路モデル（B-2）と電気回路構造等価回路モデルとその他回路を構成するために必要な要素素子を組み合わせて作成された装置全体の電気回路モデルとを用いて回路シミュレーションするプロセス（C-3）は手動にて行われ、電気回路構造データの作成（C-1）は手動にて行われ、電気回路構造等価回路モデル作成（C-2）は自動にて行われる。
ステップＤでは、回路シミュレーション（C-3）を行った結果得られる回路の出力データ（D-1）と装置として所望の特性データを比較し、デバイスを含んだ回路(＝装置)としての性能の評価（D-2）を行う。
具体的には、回路シミュレーション（C-3）から得られた半導体デバイス等価回路モデルのコレクタ−エミッタ間電圧Vceとコレクタ電流Icの過渡特性から図１０の下半に示すような損失特性を計算し、装置として所望の損失特性を満足するかを判断することと、図１１に示すようなVceのスイッチング過渡波形のターンオフ時に発生するサージ電圧のピーク値Vpeakを計算し、Vpeakがデバイスの耐圧電圧Vces以下であることを満足するかを判断する。
これらのプロセスは半自動にて行われる。すなわち、装置として所望の損失特性やデバイスの耐圧電圧の値を設定するプロセス（図示せず）は手動にて行われ、回路シミュレーション（C-3）を行った結果得られる回路の出力データ（D-1）からスイッチング損失特性やサージ電圧のピーク値Vpeakを計算し、先に手動にて設定された値と比較し性能を評価するプロセス（D-2）は自動にて行われる。
ステップＥでは、ステップＤで装置として所望の特性を満足しなかった(性能評価 = Poor)場合に、知識データベース（E-1）を基に所望の特性に近づくようなデバイス構造・電気回路構造・駆動条件の最適化情報を推定し提示（E-2）することにより、最適化情報を半導体デバイスシミュレーションを行うステップＡや回路シミュレーションを行うステップＣへフィードバックし、再度図１に示す半導体デバイスシミュレーションと回路シミュレーションを連携するシミュレーション連携処理を実行することにより、デバイス特性や回路特性の最適化を統合的に行う。
具体的には、知識データベース（E-1）がステップＤにて性能評価に用いる損失とサージ電圧の特性とデバイス特性や回路特性との因果関係を示す情報(知識)を蓄積しているデータベースであり、損失とサージ電圧の特性評価の結果が満足されなかった(性能評価 = Poor)場合の対策方法を提示する。
例えば、損失特性が装置として所望の損失特性を満足しなかった(損失が大きい)場合、その対策として(ａ)デバイスの定常時の損失を低減することと(ｂ)デバイスのスイッチング時の損失を低減することが考えられ、(ａ)の対策のうちデバイスへのフィードバックとして現状のサージ電圧のピーク値を考慮して耐圧として問題のない厚さまでベース層の厚さを低減する方法を提示したり、回路へのフィードバックとしてゲート電圧やスイッチング周期を変更する方法を提示したりする。(ｂ)の対策のうちデバイスへのフィードバックとしてスイッチング時のコレクタ−エミッタ電圧の変化に関係のある帰還容量の特性を変更するためにゲート端子構造を変更する方法を提示したり、回路へのフィードバックとしてスイッチング特性を変更するためにゲート抵抗、ゲート電圧或いはスイッチング周期を変更する方法を提示したりする。
またサージ電圧のピーク値がデバイスの耐圧電圧以下であることを満足しなかった場合、その対策として(ｃ)デバイスの耐圧特性を上げることと(ｄ)サージ電圧のピーク値を下げることが考えられ、(ｃ)の対策のデバイスへのフィードバックとして現状のサージ電圧のピーク値以上の耐圧となるような厚さまでデバイスのベース層の厚さを増加する方法を提示する。(ｄ)の対策のうちデバイスへのフィードバックとしてターンオフ時の遮断電流のdi/dtが小さくなるように帰還容量の特性を変更するためにゲート端子構造を変更する方法を提示したり、回路へのフィードバックとしてターンオフ時の遮断電流のdi/dtが小さくなるようにゲート抵抗またはゲート電圧を変更する方法を提示したり、電気回路構造へのフィードバックとして現状のターンオフ時の遮断電流のdi/dtでもサージ電圧のピークが所望の値以下となるような寄生誘導成分となるように電気回路構造を変更する方法を提示したりする。
その後、提示された対策方法を参考に、デバイス構造、電気回路構造或いは駆動条件を変更し、図１に示す半導体デバイスシミュレーションと回路シミュレーションを連携するシミュレーション連携処理フローのうち適宜ステップＡやステップＣからシミュレーションを行うフローを繰り返すことにより、デバイスと回路の最適化を連携して行うことができる。最適化の例として、図１２にサージ電圧のピーク値Vpeakを所望の値以下とするために、デバイスへのフィードバックとして帰還容量の特性を変更し再度回路シミュレーション(ステップＣ)によりサージ電圧のピーク値Vpeakの変化を確認した結果を示す。
これらのプロセスは半自動にて行われる。すなわち、上記のような最適化のための対策方法を知識データベースへ蓄積するプロセス（図示せず）は手動で行われ、性能評価の結果から対策方法を提示するプロセス（E-2）は自動で行われ、提示された対策方法をデバイス構造や電気回路構造や駆動条件へ反映し再度図１に示す半導体デバイスシミュレーションと回路シミュレーションを連携するシミュレーション連携処理を行うプロセス（（A-1），（A-2），（C-3），（F-1），（F-2））は手動で行われる。
このように、本発明ではステップＢからステップＣにおいて実際のデバイスを製作する事なく回路シミュレーション用の半導体デバイス等価回路モデルを得ることが可能であるため、新規デバイス開発からデバイス特性の抽出・半導体デバイス等価回路モデルの調整・回路シミュレーションの実施までの一連のシミュレーション連携処理を行う期間を短縮することが可能となり、またステップＥにおいて回路シミュレーションの結果から推定した装置として所望の特性を満足するためのデバイス構造や電気回路構造や駆動条件をフィードバックすることにより、デバイスと回路を含めたトータルとしての装置開発期間の短縮と、装置としての性能最適化を効率的に行うことが可能となる。
（A-1） デバイス物理構造データ取得ステップ
（A-2） デバイスシミュレーションステップ
（B-1） デバイス特性データ取得ステップ
（B-2） 半導体デバイス等化回路モデル作成ステップ
（C-1） 電気回路構造データ取得ステップ
（C-2） 電気回路構造等化回路モデル作成ステップ
（C-3） 回路シミュレーションステップ
（D-1） 回路出力データ取得ステップ
（D-2） 性能評価ステップ
（E-1） 知識データベース参照ステップ
（E-2） デバイス/回路/最適化情報作成ステップ
Ed 電源電圧
Ic コレクタ電流
Rg ゲート抵抗
Ls 負荷リアクトル
Vce コレクタ−エミッタ間電圧
Vpeak サージ電圧のピーク値

Claims (2)

  1. 半導体デバイスシミュレーションと回路シミュレーションを連携して動作させるシミュレーション連携方法において、
    半導体デバイスの物理的構造とデバイス駆動条件からデバイスの電気的特性を計算するデバイス電気的特性計算工程と、
    前記半導体デバイスの物理的構造と前記デバイス電気的特性計算工程で計算したデバイスの電気的特性を基に、回路シミュレーションで用いるための半導体デバイス等価回路モデルのパラメータ設定を行う半導体デバイス等価回路モデル設定工程と、
    該半導体デバイス等価回路モデルと装置の電気回路構造を基に装置全体の電気回路モデルを作成し回路駆動条件を設定して各回路素子の端子間電圧や電流の静的な特性および過渡的な特性を計算する電気回路モデル特性計算工程と、
    該計算で得られた静的な特性および過渡的な特性を基に設計した装置・回路・デバイスが所望の性能を満足しているか評価する性能評価工程と、
    該性能評価工程で所望の性能を満足していない場合に計算で得られた静的な特性および過渡的な特性を最適化するための情報を知識データベースを用いて推定して前記電気回路モデル特性計算工程及び又は前記デバイス電気的特性計算工程に前記推定した情報をフィードバックする情報フィードバック工程と、
    を含んで成るシミュレーション連携方法。
  2. 半導体デバイスシミュレーションと回路シミュレーションを連携して動作させるシミュレーション連携方法を具現するためのシミュレーション装置において、
    半導体デバイスの物理的構造とデバイス駆動条件からデバイスの電気的特性を計算するデバイス電気的特性計算手段と、
    前記半導体デバイスの物理的構造と前記デバイス電気的特性計算手段で計算したデバイスの電気的特性を基に、回路シミュレーションで用いるための半導体デバイス等価回路モデルのパラメータ設定を行う半導体デバイス等価回路モデル設定手段と、
    該半導体デバイス等価回路モデルと装置の電気回路構造を基に装置全体の電気回路モデルを作成し回路駆動条件を設定して各回路素子の端子間電圧や電流の静的な特性および過渡的な特性を計算する電気回路モデル特性計算手段と、
    該計算で得られた静的な特性および過渡的な特性を基に設計した装置・回路・デバイスが所望の性能を満足しているか評価する性能評価手段と、
    該性能評価手段で所望の性能を満足していない場合に計算で得られた静的な特性および過渡的な特性を最適化するための情報を知識データベースを用いて推定して前記電気回路モデル特性計算手段及び又は前記デバイス電気的特性計算手段に前記推定した情報をフィードバックする情報フィードバック手段と、
    を備えていることを特徴とするシミュレーション装置。
JP2011007319A 2011-01-17 2011-01-17 シミュレーション連携方法およびシミュレーション装置 Withdrawn JP2012150574A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011007319A JP2012150574A (ja) 2011-01-17 2011-01-17 シミュレーション連携方法およびシミュレーション装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011007319A JP2012150574A (ja) 2011-01-17 2011-01-17 シミュレーション連携方法およびシミュレーション装置

Publications (1)

Publication Number Publication Date
JP2012150574A true JP2012150574A (ja) 2012-08-09

Family

ID=46792775

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011007319A Withdrawn JP2012150574A (ja) 2011-01-17 2011-01-17 シミュレーション連携方法およびシミュレーション装置

Country Status (1)

Country Link
JP (1) JP2012150574A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104573187A (zh) * 2014-12-11 2015-04-29 深圳市国微电子有限公司 基于单粒子效应的仿真方法和仿真装置
CN111767634A (zh) * 2020-05-19 2020-10-13 中国人民解放军海军工程大学 Igbt开关瞬态模型的建立方法
DE112022004918T5 (de) 2021-12-02 2024-08-08 Hitachi, Ltd. Entwurfsbedingung-berechnungssystem und verfahren zur herstellung von halbleitervorrichtungen

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104573187A (zh) * 2014-12-11 2015-04-29 深圳市国微电子有限公司 基于单粒子效应的仿真方法和仿真装置
CN111767634A (zh) * 2020-05-19 2020-10-13 中国人民解放军海军工程大学 Igbt开关瞬态模型的建立方法
CN111767634B (zh) * 2020-05-19 2022-09-27 中国人民解放军海军工程大学 Igbt开关瞬态模型的建立方法
DE112022004918T5 (de) 2021-12-02 2024-08-08 Hitachi, Ltd. Entwurfsbedingung-berechnungssystem und verfahren zur herstellung von halbleitervorrichtungen

Similar Documents

Publication Publication Date Title
US11188699B2 (en) Placement and routing of cells using cell-level layout-dependent stress effects
KR101442335B1 (ko) ＦｉｎＦＥＴ 설계를 위한 ＬＶＳ 구현
TW552536B (en) Hierarchical layout method for integrated circuits
TWI463344B (zh) 積體電路時序、雜訊、及功率分析技術
US8370774B2 (en) Constructing mapping between model parameters and electrical parameters
US8806413B2 (en) Gradient AOCV methodology enabling graph-based timing closure with AOCV timing models
KR100874918B1 (ko) 응력 영향을 고려한 집적회로 시뮬레이션 방법
Zhang et al. Parasitic-aware optimization and retargeting of analog layouts: A symbolic-template approach
US8850374B2 (en) Method of reducing parasitic mismatch
JP2012150574A (ja) シミュレーション連携方法およびシミュレーション装置
Gogolou et al. Integrated DC-DC converter design methodology for design cycle speed up
CN111553121A (zh) 一种层次化数字电路可靠性验证方法
KR101807585B1 (ko) 유한요소 해석을 이용한 설계 자동화 장치 및 방법
Ma et al. Congestnn: An bi-directional congestion prediction framework for large-scale heterogeneous fpgas
Bigalke et al. Increasing EM robustness of placement and routing solutions based on layout-driven discretization
JP2014085993A (ja) 設計方法及び設計装置
JP2011134865A (ja) 設計支援装置、設計支援方法及び設計支援プログラム
Cavaiuolo et al. An effective parameters calibration technique for PSpice IGBT models application
US8332199B1 (en) Graphical user interface for viewing intermediate calculations from a device model
JP7353253B2 (ja) 半導体装置の電気特性を解析する方法およびシステム
KR20230161259A (ko) 전력변환장치의 성능 시뮬레이션 방법 및 그 장치
JP2013190937A (ja) 半導体集積回路の電源ノイズ解析装置及び電源ノイズ解析方法
Chibante et al. A simple and efficient parameter extraction procedure for physics based IGBT models
White et al. Electrically aware design methodologies for advanced process nodes
Michel et al. Physical and system power electronics simulator based on a SPICE kernel

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140401