以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。以下で説明する実施の形態および変形例は、適宜選択的に組み合わされてもよい。
(解析方法の流れ)
図1は、実施の形態に係る、半導体装置の電気特性を解析する方法の流れを示すフローチャートである。半導体装置は、典型的にはパワーデバイスであり、IGBT、MOSFET等の複数の単位セルが周期的に形成される半導体基板と、半導体基板の主面に形成され、単位セルと接続される電極とを含む。図1に示されるように、半導体装置の電気特性を解析する方法(以下、「解析方法」と称する。)は、ステップS1~S5を備える。
ステップS1は、半導体装置を構成する複数の構成要素の各々について、半導体基板の主面において当該構成要素の投影される領域(以下、「投影領域」と称する。)を設定するステップである。
ステップS2は、ステップS1において設定された投影領域を複数のメッシュに分割するステップである。複数のメッシュの各々は、複数のノードを頂点とする多角形で構成される。
ステップS3は、複数のメッシュの複数のノードから選択される2つ以上のノード間に、複数の構成要素に応じて選択される回路素子を配置したときの、回路素子と2つ以上のノードとの接続関係を示すネットリストを作成するステップである。
ステップS4は、ネットリストを用いて回路シミュレーションを実行するステップである。ステップS5は、回路シミュレーションの結果を出力するステップである。
(解析システムの構成)
図2は、図1に示す解析方法に用いられる解析システムのハードウェア構成を示す図である。図2に示される解析システム1は、たとえば汎用のコンピュータによって実現される。
解析システム1は、主たるコンポーネントとして、プロセッサ102と、メモリ104と、入力装置106と、表示装置108と、ストレージ110と、光学ドライブ112と、ネットワークインターフェイス116とを含む。これらのコンポーネントは、バス118などを介してデータ通信可能に接続される。
プロセッサ102は、ストレージ110に格納された各種プログラムを実行する。メモリ104は、プロセッサ102のプログラム実行に必要なデータを格納するための作業領域を提供する。入力装置106は、たとえばキーボード、マウス、タッチパネルなどを含む。表示装置108は、たとえば液晶ディスプレイを含む。
光学ドライブ112は、コンピュータ読取可能なプログラムを非一過的に格納する記録媒体114から、各種プログラムを読取ってストレージ110などにインストールする。記録媒体114は、コンピュータ読み取り可能な媒体であり、たとえば、DVD(Digital Versatile Disc)等である。
ネットワークインターフェイス116は、各種ネットワークに接続される。ネットワークインターフェイス116は、ネットワーク上の図示しないサーバ装置などから各種プログラムをインストールしてもよい。
ストレージ110は、たとえばHDD(Hard Disk Drive)またはSSD(Flash Solid State Drive)などで構成され、プロセッサ102で実行されるプログラムを記憶する。
ストレージ110は、CAD(Computer-Aided Design)プログラム120と、メッシュ生成プログラム121と、ネットリスト生成プログラム122と、シミュレーションプログラム125と、結果出力プログラム126とを記憶する。
CADプログラム120は、構造物の形状モデルを設計するためのプログラムである。CADプログラム120として、公知の各種CADツールが採用され得る。
CADプログラム120は、2次元モデルの設計を支援し、2次元形状を示すレイヤー(以下、「CADレイヤー」と称する。)を作成する。
メッシュ生成プログラム121は、指定された領域を分割して、複数のメッシュを生成するためのプログラムである。メッシュ生成プログラム121は、たとえばPython等のプログラム言語のライブラリを用いて作成される。
なお、公知のCADツールの中には、メッシュ生成機能を有するものも存在する。このようなCADツールをCADプログラム120として使用する場合、メッシュ生成プログラム121は省略されてもよい。
複数のメッシュの各々は、たとえば三角形、四角形のような多角形である。以下、各メッシュの頂点を「ノード」と称し、辺を「ライン」と称する。
メッシュ生成プログラム121は、メッシュに関する情報(以下、「メッシュ情報」と称する。)を示すメッシュ情報ファイルを作成する命令を含む。メッシュ情報は、たとえば、各ノードについて、当該ノードを識別する情報、当該ノードを含むメッシュの面積、当該ノードにおける電流経路の断面積等を含む。
ネットリスト生成プログラム122は、電子回路における端子間の接続関係を示すネットリストを生成するプログラムである。ネットリスト生成プログラム122は、たとえばPython等のプログラム言語で作成される。ネットリストは、電子回路を構成する回路素子毎の要素行を含む。要素行には、回路素子の名前(素子名)、回路素子に接続されるノードの名前(ノード名)、および、回路素子の電気的特性を決定するパラメータの値が記述される。回路素子は、たとえば抵抗素子、キャパシタンス素子、MOSFET素子、ダイオードなどを含む。
ネットリスト生成プログラム122は、メインプログラム123と、プロシージャ群124とを含む。プロシージャ群124は、回路素子の種類に応じた複数のプロシージャを含む。プロシージャは、複数の命令の集合であり、メインプログラム123から呼び出される。メインプログラム123は、対象となる回路素子の種類に応じてプロシージャ群124のうちの指定されたプロシージャを用いて、当該回路素子に対応する要素行を記述する。以下、ネットリスト生成プログラム122によって生成されたネットリストを「第1ネットリスト」と称する。
シミュレーションプログラム125は、対象となる電子回路の動作をシミュレーションするプログラムである。シミュレーションプログラム125の実行により、回路シミュレーションの結果データが生成される。シミュレーションプログラム125として、たとえばSPICE等の公知の回路シミュレータが採用され得る。
対象となる電子回路の動作をシミュレーションするためには、当該電子回路に電力を供給する電源回路、グランドなどを含む外部回路と当該電子回路との接続関係を規定する必要がある。そのため、シミュレーションプログラム125は、解析者の入力に従って、対象となる電子回路と外部回路との接続関係を示すネットリスト(以下、「第2ネットリスト」と称する。)を作成する機能を有する。なお、第2ネットリストは、シミュレーションプログラム125とは別のソフトウェアを用いて作成されてもよい。
なお、公知の回路シミュレータの中には、メッシュ生成機能を有するものも存在する。このような回路シミュレータをシミュレーションプログラム125として使用する場合、メッシュ生成プログラム121は省略されてもよい。
結果出力プログラム126は、シミュレーション結果を出力するためのプログラムである。結果出力プログラム126は、たとえば電子回路上の各ノードにおける電流密度、熱量などの物理量を演算する命令、当該物理量を示す図(たとえばコンター図)を表示装置108に表示させるための命令などを含む。
結果出力プログラム126として、公知のビューアーが採用され得る。たとえば、熱応力モデル、デバイスモデル、電磁界モデルのシミュレーションを行なう装置に付属されているビューアーを結果出力プログラム126として用いてもよい。あるいは、結果出力プログラム126は、Python等のライブラリを用いて作成されてもよい。
さらに、ストレージ110は、プログラムの実行によって生成される各種データを記憶する。たとえば、ストレージ110は、CADプログラム120の実行によって生成された1つ以上のCADレイヤー131を記憶する。ストレージ110は、メッシュ生成プログラム121の実行によって生成されるメッシュ情報ファイル132を記憶する。ストレージ110は、ネットリスト生成プログラム122の実行によって生成される第1ネットリスト133を記憶する。ストレージ110は、シミュレーションプログラム125の実行によって生成される第2ネットリスト134および結果データ135を記憶する。
図2に例示される解析システム1は、1つのプロセッサ102を備える。しかしながら、解析システム1は、複数のプロセッサ102を備えてもよい。この場合、CADプログラム120、メッシュ生成プログラム121、ネットリスト生成プログラム122、シミュレーションプログラム125および結果出力プログラム126は、互いに異なるプロセッサ102で実行されてもよい。
解析システム1は、1台のコンピュータによって構成されてもよいし、複数台のコンピュータによって構成されてもよい。
(半導体装置の例)
図3は、解析対象となる半導体装置の一例を示す平面図である。図4は、図3のA-A線に沿った矢視断面図である。図5は、図4の点線Bによって囲まれる部分の拡大図である。
図3から図5に例示される半導体装置2は、半導体基板20と、ゲート電極21と、ソース電極22と、ドレイン電極23と、ゲート配線24と、ソースワイヤ25と、ゲートワイヤ26と、絶縁膜27とを含む。なお、図4において、絶縁膜27の図示は省略されている。さらに、図4において、ゲート電極21およびソース電極22の形状は、簡略化されている。
半導体基板20は、たとえば、SiCの単結晶基体と単結晶基体上に形成されたエピタキシャル層とを有する基板である。半導体基板20の第1主面20aにおいて、不純物としてアルミニウムイオンを含有する複数のp型のベース領域28(図5参照)が選択的に形成される。各ベース領域28内の表層部には、不純物として窒素イオンを含有するn型のソース領域29(図5参照)が選択的に形成される。ソース領域29は、ベース領域28よりも浅く形成される。ベース領域28およびソース領域29は、半導体基板20におけるソース電極22に対向する領域に形成される。半導体基板20は、さらに、不純物の注入されないドレイン領域30を含む。
図4に示されるように、半導体基板20の第1主面20a全体の上方にゲート電極21が形成される。図5に示されるように、ゲート電極21と第1主面20aとの間には絶縁膜27が形成される。ゲート電極21の材料は、たとえばポリシリコンである。ゲート電極21は、隣り合うソース領域29間に跨がるような形状パターンを有する。絶縁膜27の材料は、たとえば酸化膜である。
図4に示されるように、ゲート電極21の上方にソース電極22が形成される。図5に示されるように、ゲート電極21とソース電極22との間には絶縁膜27が形成される。図3に示されるように、ソース電極22は、平面視において、一辺に切り欠きが形成された略矩形状である。ソース電極22の材料は、たとえばアルミニウムである。
図4および図5に示されるように、半導体基板20の第2主面20b全体の上にはドレイン電極23が形成される。ドレイン電極23の材料は、たとえばアルミニウムである。
図5に示されるように、半導体基板20において、隣り合う一対のソース領域29を含む単位セルCが1つのMOSFETを構成する。
単位セルCは、第1主面20aに沿って周期的に形成される。ゲート電極21およびソース電極22は、単位セルCと電気的に接続されるように、半導体基板20の第1主面20aに形成される。ドレイン電極23は、単位セルCと電気的に接続されるように、半導体基板20の第2主面20bに形成される。ドレイン電極23に電圧を印加した上で、ゲート電極21に電圧を印加することにより、方向Eに沿って電流が流れる。
図3および図4に示されるように、ゲート配線24は、ゲート電極21上に形成される。ゲート配線24は、平面視において、ソース電極22を囲む角リング形状を有する。ゲート配線24の材料は、たとえばアルミニウムである。
図3および図4に示されるように、ソースワイヤ25は、ソース電極22の中央付近の領域上に形成される。図3に示されるように、ゲートワイヤ26は、ゲート配線24の一部の領域上に形成される。ソースワイヤ25およびゲートワイヤ26は、たとえばAlワイヤ、Cuワイヤである。
以上のように、半導体装置2は、構造物として、ゲート電極21、ソース電極22、ドレイン電極23、ゲート配線24、ソースワイヤ25、ゲートワイヤ26、絶縁膜27、ベース領域28、ソース領域29およびドレイン領域30を含む。
なお、本実施の形態に係る解析方法の対象となる半導体装置は、図3から図5に例示される半導体装置2に限定されず、他の構造を有していてもよい。
(ステップS1のサブルーチン)
図6から図17を参照して、図1に示すステップS1のサブルーチンおよび具体的処理例について説明する。図6は、図1に示すステップS1のサブルーチンの流れを示すフローチャートである。
(ステップS11)
まず、解析者は、解析対象となる半導体装置の等価回路を作成する(ステップS11)。ステップS11は、コンピュータを用いて実施されてもよい。あるいは、解析者は、用紙上に、等価回路を示す模式図を描いてもよい。
図7は、ステップS11において作成された等価回路の一例を示す図である。図7には、図3から図5に示される半導体装置2に対応する等価回路が示される。
図7に例示される等価回路は、端子90~92と、抵抗93~95と、キャパシタ96と、MOSFET97とを含む。
端子90~92は、図3~図5に示されるソースワイヤ25、ゲートワイヤ26およびドレイン電極23にそれぞれ対応する。
抵抗93は、端子90とMOSFET97のソース端子との間に接続される。抵抗93は、図3~図5に示されるソース電極22の抵抗成分に対応する。
抵抗94,95は、端子91とMOSFET97のゲート端子との間に直列に接続される。抵抗94は、図3~図5に示されるゲート配線24の抵抗成分に対応する。抵抗95は、図3~図5に示されるゲート電極21の抵抗成分に対応する。
キャパシタ96は、MOSFET97のゲート端子とソース端子との間に接続される。キャパシタ96は、図5に示される絶縁膜27の容量成分に対応する。
MOSFET97は、抵抗93を介して端子90に接続されるソース端子と、抵抗94,95を介して端子91に接続されるゲート端子と、端子92に接続されるドレイン端子とを有する。MOSFET97のバルク端子は、ソース端子に直結される。MOSFET97は、図5に示される半導体基板20のベース領域28、ソース領域29およびドレイン領域30に対応する。
(ステップS12)
次に、解析者は、等価回路および解析対象の半導体装置の構造に参考にして、半導体装置を複数の構成要素に細分化する(ステップS12)。
複数の構成要素への細分化の方法は、解析の目的に応じて行なわれる。たとえば、複数の構造物が合わさって1つの機能を発揮する場合、解析者は、当該複数の構造物をまとめて1つの構成要素として分類すればよい。
図3~図5に示される半導体装置2について、ゲート電極21の抵抗成分によるスイッチング特性の遅延とソースワイヤ25の配置による電流のアンバランスとを解析する場合、半導体基板20内の複雑な構造は無視されてもよい。そのため、解析者は、半導体基板20のベース領域28、ソース領域29およびドレイン領域30をまとめて1つの構成要素「MOSFET」として分類すればよい。
解析者は、1つの構造物における部分ごとの形状や機能に応じて、当該構造物を複数の構成要素に分割してもよい。
図8は、図3~図5に示される半導体装置のゲート電極を示す平面図である。図8に示されるように、ゲート電極21の形状は、領域60の内外において異なる。領域60は、図5に示すベース領域28、ソース領域29およびソース電極22の形成される領域である。ゲート電極21のうち領域60内の第1部分21aは、方向Dに沿って櫛歯状に形成される。なお、図8では、第1部分21aが櫛歯状であることを理解しやすいために、各ラインの幅が実際よりも大きく描かれている。ゲート電極21のうち領域60の周囲の第2部分21bは、均一に形成される。
第1部分21aにおいて、電流は、主に方向Dに沿って流れる。これに対し、第2部分21bにおいて、電流は、様々な方向に流れ得る。このように、第1部分21aは異方性を有し、第2部分21bは等方性を有する。すなわち、第1部分21aと第2部分21bとは、異なる電気特性を有する。そのため、解析者は、ゲート電極21を2つの構成要素、つまり、第1部分21aに対応する構成要素「ゲート電極(異方性)」と、第2部分21bに対応する構成要素「ゲート電極(等方性)」とに分割すればよい。
解析者は、残りの各構造物を1つの構成要素として分類すればよい。すなわち、解析者は、図3~図5に示されるソース電極22、ゲート配線24、ソースワイヤ25、ゲートワイヤ26および絶縁膜27を構成要素「ソース電極」、「ゲート配線」、「ソースワイヤ」、「ゲートワイヤ」および「絶縁膜」にそれぞれ分類すればよい。
(ステップS13)
次に、解析者は、複数の構成要素の各々について、半導体基板の主面における当該構成要素の投影領域を特定する(ステップS13)。
図9は、図3~図5に示される半導体装置の複数の構成要素にそれぞれ対応する投影領域の一例を示す図である。図9には、半導体基板20の第1主面20aにおける構成要素の投影領域が示される。
投影領域31は、構成要素「ゲートワイヤ」に対応する。投影領域32は、構成要素「ソースワイヤ」に対応する。投影領域33は、構成要素「ソース電極」に対応する。投影領域34は、構成要素「ゲート配線」に対応する。投影領域35は、構成要素「ゲート電極(異方性)」に対応する。投影領域36は、構成要素「ゲート電極(等方性)」に対応する。投影領域37は、構成要素「絶縁膜」に対応する。投影領域38は、構成要素「MOSFET」に対応する。
なお、図8に示されるように、ゲート電極21の第1部分21aは櫛歯状である。ただし、線間の隙間を考慮する必要がない場合には、第1部分21aを取り囲む領域60(図8参照)を半導体基板20の第1主面20aに投影した領域が、構成要素「ゲート電極(異方性)」に対応する投影領域35として特定されてもよい。このため、図9に示されるように、投影領域35は、投影領域33,37,38と同一である。
なお、ソース電極22の形成される領域と、ベース領域28およびソース領域29の形成される領域とは厳密には異なる。しかしながら、ここでは簡略化して同じ領域に形成されるものとして模擬する。
(ステップS14)
次に、解析者は、解析システム1に備えられるCADプログラム120を起動させる(ステップS14)。
(ステップS15)
次に、解析者は、CADプログラム120を用いて、構成要素毎に1つ以上のCADレイヤー131を作成する(ステップS15)。CADレイヤー131は、ステップS13において特定された、半導体基板の主面における構成要素の投影領域の形状および位置を示す。
半導体基板の主面において2つ以上の構成要素の投影領域が一致する場合、当該2つ以上の構成要素に対して共通のCADレイヤー131が作成されてもよい。あるいは、半導体基板の主面における構成要素の投影領域を複数の部分に分割し、当該複数の部分をそれぞれ示す複数のCADレイヤー131が作成されてもよい。
一般に、半導体装置の製造のために様々な形状のフォトマスクが使用される。解析者は、フォトマスクの形状を示すCADファイルそのものをCADレイヤー131として作成してもよい。あるいは、解析者は、フォトマスクの形状を示すCADファイルを編集して、CADレイヤー131を作成してもよい。
図10~図14には、図3~図5に示される半導体装置の複数の構成要素に対応するCADレイヤー131の例が示される。
図10は、構成要素「ゲートワイヤ」に対応するCADレイヤー131aを示す図である。CADレイヤー131aは、構成要素「ゲートワイヤ」の投影領域31の形状および位置を示す。
図11は、構成要素「ソースワイヤ」に対応するCADレイヤー131bを示す図である。CADレイヤー131bは、構成要素「ソースワイヤ」の投影領域32の形状および位置を示す。
図12は、構成要素「ソース電極」、「ゲート電極(異方性)」、「絶縁層」および「MOSFET」に対応するCADレイヤー131cを示す図である。CADレイヤー131cは、構成要素「ソース電極」、「ゲート電極(異方性)」、「絶縁層」および「MOSFET」それぞれの投影領域33,35,37,38の形状および位置を示す。
図13は、構成要素「ゲート配線」に対応するCADレイヤー131dを示す図である。CADレイヤー131dは、構成要素「ゲート配線」の投影領域34の形状および位置を示す。
図14は、構成要素「ゲート電極(等方性)」に対応するCADレイヤー131eを示す図である。CADレイヤー131eは、構成要素「ゲート電極(等方性)」の投影領域36の形状および位置を示す。
図12に示されるCADレイヤー131cは、図11に示されるCADレイヤー131bと重複する部分を含む。図13に示されるCADレイヤー131dは、図10に示されるCADレイヤー131aと重複する部分を含む。図14に示されるCADレイヤー131eは、図10に示されるCADレイヤー131aおよび図13に示されるCADレイヤー131dと重複する部分を含む。
公知のCADツールの中には、複数のCADレイヤー間で重複する部分を、当該複数のCADレイヤーのうち1つのCADレイヤーを除くCADレイヤーから削除する機能(以下、「重複部分の削除機能」と称する。)を有するものがある。CADプログラム120が重複部分の削除機能を有する場合、解析者は、当該機能を有効に設定することが好ましい。これにより、あるCADレイヤーにおいて、他のCADレイヤーと重複する部分が自動的に削除される。
なお、2つのCADレイヤーのうち第1のCADレイヤーの全体が第2のCADレイヤーとの重複する部分である場合、第1のCADレイヤーは変更されず、第2CADレイヤーから重複する部分が削除される。
図15~図17には、重複部分の削除機能が有効に設定されたときに作成されるCADレイヤーの例が示される。
図15は、図12に示す投影領域33,35,37,38から図11に示す投影領域32を除外した領域39の形状および位置を示すCADレイヤー131fを示す図である。図16は、図13に示す投影領域34から図10に示す投影領域31を除外した領域40の形状および位置を示すCADレイヤー131gを示す図である。図17は、図14に示す投影領域36から図13に示す投影領域34を除外した領域41の形状および位置を示すCADレイヤー131hを示す図である。
重複部分の削除機能が有効に設定されている場合、いくつかの構成要素に対応して、複数のCADレイヤー131が作成され得る。
たとえば、構成要素「ソース電極」、「ゲート電極(異方性)」、「絶縁層」および「MOSFET」それぞれの投影領域33,35,37,38(図12参照)は、図11に示す投影領域32と、図15に示す領域39との組み合わせである。そのため、構成要素「ソース電極」、「ゲート電極(異方性)」、「絶縁層」および「MOSFET」に対応して、投影領域32の形状および位置を示すCADレイヤー131bと、領域39の形状および位置を示すCADレイヤー131fとが作成される。
構成要素「ゲート配線」の投影領域34(図13参照)は、図10に示す投影領域31と、図16に示す領域40との組み合わせである。そのため、構成要素「ゲート配線」に対応して、投影領域31の形状および位置を示すCADレイヤー131aと、領域40の形状および位置を示すCADレイヤー131gとが作成される。
構成要素「ゲート電極(等方性)」の投影領域36(図14参照)は、図10に示す投影領域31と、図16に示す領域40と、図17に示す領域41との組み合わせである。そのため、構成要素「ゲート電極(等方性)」に対応して、投影領域31の形状および位置を示すCADレイヤー131aと、領域40の形状および位置を示すCADレイヤー131gと、領域41の形状および位置を示すCADレイヤー131hとが作成される。
(ステップS16,S17)
次に、プロセッサ102は、作成したCADレイヤー131を保存する(ステップS16)。その後、解析者は、CADプログラム120を終了する(ステップS17)。
(ステップS2のサブルーチン)
図18から図25を参照して、図1に示すステップS2のサブルーチンおよび具体的処理例について説明する。図18は、図1に示すステップS2のサブルーチンの流れを示すフローチャートである。
(ステップS21)
解析者は、解析システム1に備えられるメッシュ生成プログラム121を起動させる(ステップS21)。
(ステップS22)
解析者は、メッシュ生成の対象として、ステップS16において保存されたCADレイヤー131を指定する(ステップS22)。
(ステップS23)
プロセッサ102は、メッシュ生成プログラム121に従って、指定されたCADレイヤー131を複数のメッシュに分割する(ステップS23)。
図19は、CADレイヤー131を複数のメッシュに分割した結果の一例を示す図である。図19には、図10、図11、図15、図16および図17にそれぞれ示すCADレイヤー131a,131b,131f,131g,131hを複数のメッシュに分割した結果の一例が示される。
図20は、図11に示すCADレイヤー131bと図12に示すCADレイヤー131cとを分割することにより得られるメッシュの一例を示す図である。
図20に示されるように、メッシュMは、複数のノードNを頂点とし、隣り合うノードNを結ぶラインLを辺とする多角形である。
CADプログラム120が重複部分の削除機能を有さない場合、または、重複部分の削除機能が無効に設定された場合、複数のCADレイヤー131は互いに重複する部分を有し得る。たとえば、CADレイヤー131bによって示される投影領域32(図11参照)は、CADレイヤー131cによって示される投影領域33,35,37,38(図12参照)と重複する。
図20には、重複する部分に対して生成されたメッシュMが示される。CADレイヤー131b,131cに対して、互いに独立してメッシュMが生成される。そのため、CADレイヤー131b,131cの重複する部分であっても、CADレイヤー131bから生成されるノードNの位置は、通常、CADレイヤー131cから生成されるノードNの位置と一致しない。その結果、CADレイヤー131b,131cの重複する部分において、生成されるノードNの個数が増大する。ノードNの個数が増大すると、回路シミュレーションの計算時間が長くなる。そのため、CADレイヤー131b,131cの重複する部分において、CADレイヤー131b,131cの一方から生成されるノードNの位置は、他方から生成されるノードNの位置と一致するように調整されることが好ましい。あるいは、位置の調整を行なわない場合、ノードN間に配置される回路素子の特性値を算出するために、ノードN間の距離を計算しておく必要がある。
CADプログラム120における重複部分の削除機能が有効に設定された場合、ステップS16で保存される複数のCADレイヤー131は互いに重複しない。たとえば、図10に示す投影領域31、図11に示す投影領域32、図15に示す領域39、図16に示す領域40および図17に示す領域41は互いに重複しない。そのため、上記のようなノードNの位置調整またはノードN間の距離の計算の手間を省略できる。さらに、重複部分の削除機能が有効に設定されることにより、CADレイヤー131から生成されるメッシュMの個数も削減される。
プロセッサ102は、指定されたメッシュサイズに従って、CADレイヤー131を複数のメッシュに分割する。解析者は、図5に示す単位セルCよりも大きいサイズをメッシュサイズとして指定することが好ましい。これにより、ノードNの個数が減少し、回路シミュレーションの計算時間が短縮される。
図21は、単位セルCのサイズとメッシュサイズとの関係の一例を示す図である。図22は、単位セルCのサイズとメッシュサイズとの関係の別の例を示す図である。図21には、2個の単位セルCの合計サイズをメッシュサイズに指定したときに生成されるメッシュMが示される。図22には、20個の単位セルCの合計サイズをメッシュサイズに指定したときに生成されるメッシュMが示される。なお、M個の単位セルCの合計サイズとは、半導体基板20の第1主面20aにおけるM個の単位セルCの投影される部分の合計サイズである。
図23は、回路シミュレーションの演算時間およびシミュレーション結果とメッシュサイズとの相関関係を示す図である。図23には、シミュレーション結果として、半導体装置2の飽和電流値Isatが示される。図23において、メッシュサイズは、正方形であるメッシュMの一辺の長さで表される。メッシュMの一辺の長さが2μmのとき、1個のメッシュMは、1個の単位セルCと同じサイズである。
図23に示されるように、メッシュMの一辺の長さを10μmにすることにより、シミュレーション結果が変化しないにもかかわらず、演算時間が大幅に短縮される。メッシュMの一辺の長さが10μmであるとき、1個のメッシュMは、25個の単位セルCと同じサイズである。
さらに、メッシュMの一辺の長さを500μmにすることにより、メッシュMの一辺の長さが2μmのときと比較して、演算時間が約1/1000に短縮される。ただし、シミュレーション結果である飽和電流値Isatの変動率は約3%である。
このように、メッシュMのサイズを単位セルCのサイズよりも大きくすることにより、回路シミュレーションの演算時間を短縮できる。たとえば、1個のメッシュMのサイズは、10個の単位セルCの合計サイズよりも大きくなるように設定される。
図8に示されるように、ゲート電極21の第1部分21aでは、電流は、主に方向Dに沿って流れる。ステップS3では、メッシュMのノードN間に回路素子が配置される。そのため、構成要素「ゲート電極(異方性)」の投影領域34は、メッシュMの一辺が方向Dと平行になるように、複数のメッシュに分割されることが好ましい。これにより、ステップS3において、電流の流れる方向Dと平行なラインL上に回路素子を配置できる。
図24は、電流の流れる方向DとメッシュMとの関係の一例を示す図である。図25は、電流の流れる方向DとメッシュMとの関係の他の例を示す図である。図24および図25に示されるように、メッシュMの一辺は方向Dと平行となる。
指定された方向にメッシュMの一辺を平行にさせる機能をメッシュ生成プログラム121が有する場合、解析者は、電流の流れる方向Dを指定してメッシュMを生成させればよい。
あるいは、解析者は、CADプログラム120を用いて、生成されるメッシュMの少なくとも1つのラインLが方向Dに平行になるように、CADレイヤー131を回転させてもよい。
(ステップS24)
次に、プロセッサ102は、各ノードNに対して、当該ノードNの位置に応じてユニークに決定される識別情報(たとえば、ノード番号)を付与する(ステップS24)。複数のCADレイヤー131にそれぞれ対応する複数のノードNの位置(座標)が同一である場合、当該複数のノードNに対して同一のノード番号が付与される。ノード番号は、単一の番号で表されてもよいし、複数のサブ番号の組み合わせで表されてもよい。
たとえば、メッシュMが矩形である場合、メッシュMの互いに直交する2辺にそれぞれ平行な2軸の位置に応じて、2つのサブ番号がそれぞれ付与される。そして、ノード番号は、当該2つのサブ番号の組み合わせで表される。
(ステップS25,S26)
次に、プロセッサ102は、生成した各メッシュに関するメッシュ情報を示すメッシュ情報ファイル132を生成し、ストレージ110にメッシュ情報ファイル132を保存する(ステップS25)。その後、解析者は、メッシュ生成プログラム121を終了する(ステップS26)。
メッシュ情報は、各ノードNについて、当該ノードNのノード番号、当該ノードNを含むメッシュMの面積、当該ノードNにおける電流経路の断面積、当該ノードNの位置(座標)などを対応付けた情報である。なお、ノードNは、複数のメッシュMの境界に位置する。そのため、メッシュ情報に含まれるメッシュMの面積として、対応するノードNを含む複数のメッシュMの面積の平均値が設定されてもよい。あるいは、メッシュ情報に含まれるメッシュMの面積として、対応するノードNを最も座標値の小さい頂点として含むメッシュMの面積が設定されてもよい。電流経路の断面積は、メッシュMのラインLの長さと、対応する構成要素の膜厚とを用いて予め算出される。メッシュ情報ファイルは、たとえば、コンター図表示用データを格納できるファイル形式(たとえば、tif形式)を有する。
(ステップS3のサブルーチン)
図26から図34を参照して、図1に示すステップS3のサブルーチンおよび具体的処理例について説明する。図26は、図1に示すステップS3のサブルーチンの流れを示すフローチャートである。
(ステップS31)
まず、各構成要素について、メッシュMが生成された、当該構成要素に対応する1つ以上のCADレイヤー131を用いて、等価回路レイヤーが設定される(ステップS31)。プロセッサ102は、1つのCADレイヤー131にのみ対応する構成要素について、当該1つのCADレイヤー131を当該構成要素の等価回路レイヤーとして設定すればよい。プロセッサ102は、複数のCADレイヤー131に対応する構成要素について、当該複数のCADレイヤー131を組み合わせることにより、当該構成要素の等価回路レイヤーを作成すればよい。等価回路レイヤーは、メッシュMが生成されたCADレイヤー131を用いて作成されるため、複数のノードNを含む。
(ステップS32)
次に、等価回路レイヤー毎に構成要素に応じた回路素子を配置したときの、回路素子と2つ以上のノードとの接続関係を示す第1ネットリストが作成される(ステップS32)。
ネットリストの書式は、以下のような構造を有する。
Xname node1 node2 ... nodeN value Parameters
上記の構造において、「Xname」は、素子名を示す。「X」には、回路素子の種類を示すアルファベットが設定される。たとえば、抵抗の場合、「X」にRが設定される。キャパシタの場合、「X」にCが設定される。トランジスタの場合、「X」にMが設定される。「name」には、回路素子に対してユニークに付与された名前が設定される。「node1」~「nodeN」には、回路素子に接続されるノードに対してユニークに付与された名前(ノード名)が設定される。「value」には、回路素子の値が設定される。たとえば、抵抗の場合、抵抗値が設定される。「Parameters」は、必要に応じて設定される。たとえば、「Parameters」には、トランジスタのサイズなどが設定され得る。
図27は、半導体装置の構成と、等価回路レイヤーと、等価回路との関係を示す図である。図27には、半導体装置2のうち図4のB部の構成が示される。
ソース電極22に対応する構成要素「ソース電極」に対して等価回路レイヤー70が作成される。構成要素「ソース電極」は、等価回路において、端子90とMOSFET97のソース端子との間の抵抗93に対応する。そのため、等価回路レイヤー70には抵抗素子が配置される。
絶縁膜27に対応する構成要素「絶縁膜」に対して等価回路レイヤー71が作成される。構成要素「絶縁膜」は、等価回路において、MOSFET97のソース端子とゲート端子との間のキャパシタ96に対応する。そのため、等価回路レイヤー71にはキャパシタンス素子が配置される。
ゲート電極21の第1部分21aに対応する構成要素「ゲート電極(異方性)」に対して等価回路レイヤー72が作成される。構成要素「ゲート電極(異方性)」は、等価回路において、端子91とMOSFET97のゲート端子との間の抵抗95に対応する。そのため、等価回路レイヤー72には抵抗素子が配置される。
ベース領域28、ソース領域29およびドレイン領域30に対応する構成要素「MOSFET」に対して等価回路レイヤー73が作成される。構成要素「MOSFET」は、等価回路において、MOSFET97に対応する。そのため、等価回路レイヤー73にはMOSFET素子が配置される。
図28は、等価回路レイヤーに抵抗素子を配置する例を示す図である。図28には、等価回路レイヤー70に含まれる1つのメッシュMのノードNa_1~Na_4が示される。ノードNa_1~Na_4のノード番号は、それぞれ(m,n)、(m,n+1)、(m+1,n)および(m+1,n+1)である。「m」,「m+1」は、第1主面20a上の互いに直交する2軸の一方の軸上の位置に応じて付与されるサブ番号である。「n」,「n+1」は、他方の軸上の位置に応じて付与されるサブ番号である。
電流は、ソース電極22において様々な方向に流れ得る。そのため、抵抗素子は、等価回路レイヤー70に含まれるノードN間に配置される。具体的には、抵抗素子は、等価回路レイヤー70に含まれる各メッシュMの各ラインL上に配置される。言い換えると、抵抗素子は、等価回路レイヤー70に含まれる隣り合うノードN間に配置される。
たとえば、図28に示されるように、等価回路レイヤー70において、ノードNa_1とノードNa_2との間に抵抗素子Ra_1_2が配置される。ノードNa_1とノードNa_3との間に抵抗素子Ra_1_3が配置される。ノードNa_2とノードNa_4との間に抵抗素子Ra_2_4が配置される。ノードNa_3とノードNa_4との間に抵抗素子Ra_3_4が配置される。
等価回路レイヤー70に抵抗素子が配置されると、各抵抗素子とノードNとの接続関係を示す第1ネットリスト133が作成される。
たとえば、等価回路レイヤー70に対応する第1ネットリスト133は、以下のような4つの要素行を含む。
R(ソース電極レイヤーm,nノード-m,n+1ノード) ソース電極レイヤー(m,nノード) ソース電極レイヤー(m,n+1ノード) 抵抗値(m,nノード-m, n+1ノード)
Rソース電極レイヤー(m,nノード-m+1,nノード) ソース電極レイヤー(m,nノード) ソース電極レイヤー(m+1,nノード) 抵抗値(m,nノード-m+1,nノード)
R(ソース電極レイヤーm,n+1ノード-m+1,n+1ノード) ソース電極レイヤー(m,n+1ノード) ソース電極レイヤー(m+1,n+1ノード) 抵抗値(m,n+1ノード-m+1,n+1ノード)
Rソース電極レイヤー(m+1,nノード-m+1,n+1ノード) ソース電極レイヤー(m+1,nノード) ソース電極レイヤー(m+1,n+1ノード) 抵抗値(m+1,nノード-m+1,n+1ノード)
1行目の要素行は、図28に示す抵抗素子Ra_1_2とノードNa_1,Na_2との接続関係を示す。「ソース電極レイヤーm,nノード-m,n+1ノード」は、抵抗素子Ra_1_2に付与された素子名である。「ソース電極レイヤー(m,nノード)」は、構成要素「ソース電極」に対応する等価回路レイヤー70の座標(m、n)のノードNa_1に付与されたノード名である。「ソース電極レイヤー(m,n+1ノード)」は、構成要素「ソース電極」に対応する等価回路レイヤー70の座標(m、n+1)のノードNa_2に付与されたノード名である。同様に、2行目の要素行は、図28に示す抵抗素子Ra_1_3とノードNa_1,Na_3との接続関係を示す。3行目の要素行は、図28に示す抵抗素子Ra_2_4とノードNa_2,Na_4との接続関係を示す。4行目の要素行は、図28に示す抵抗素子Ra_3_4とノードNa_3,Na_4との接続関係を示す。
図29は、等価回路レイヤーに抵抗素子を配置する別の例を示す図である。図29には、等価回路レイヤー72に含まれる1つのメッシュMのノードNb_1~Nb_4が示される。ノードNb_1~Nb_4のノード番号は、それぞれ(m,n)、(m,n+1)、(m+1,n)および(m+1,n+1)である。
ゲート電極21の第1部分21aにおいて、電流は主に方向Dに沿って流れる(図8参照)。そのため、抵抗素子は、等価回路レイヤー72において、方向Dに沿って並ぶノードN間に配置される。言い換えると、抵抗素子は、等価回路レイヤー72に含まれる各メッシュMの方向Dに平行なラインL上に配置される。
たとえば、図29に示されるように、等価回路レイヤー72において、ノードNb_1とノードNb_2との間に抵抗素子Rb_1_2が配置される。ノードNb_3とノードNb_4との間に抵抗素子Rb_3_4が配置される。
等価回路レイヤー72に抵抗が配置されると、各抵抗素子とノードNとの接続関係を示す第1ネットリスト133が作成される。
たとえば、等価回路レイヤー72に対応する第1ネットリスト133は、以下のような2つの要素行を含む。
R(ゲート電極レイヤーm,nノード-m,n+1ノード) ゲート電極レイヤー(m,nノード) ゲート電極レイヤー(m,n+1ノード) 抵抗値(m,nノード-m, n+1ノード)
R(ゲート電極レイヤーm+1,nノード-m+1,n+1ノード) ゲート電極レイヤー(m+1,nノード) ゲート電極レイヤー(m+1,n+1ノード) 抵抗値(m+1,nノード-m+1,n+1ノード)
1行目の要素行は、図29に示す抵抗素子Rb_1_2とノードNb_1,Nb_2との接続関係を示す。2行目の要素行は、図29に示す抵抗素子Rb_3_4とノードNb_3,Nb_4との接続関係を示す。
図30は、等価回路レイヤー71にキャパシタンス素子を配置する例を示す図である。図30には、等価回路レイヤー71に含まれる1つのメッシュMのノードNc_1~Nc_4が示される。ノードNc_1~Nc_4のノード番号は、それぞれ(m,n)、(m,n+1)、(m+1,n)および(m+1,n+1)である。
絶縁膜27は、ソース電極22とゲート電極21の第1部分21aとの間において、半導体基板20の第1主面20aに直交する方向に沿った容量成分を提供する(図5参照)。そのため、キャパシタンス素子は、等価回路レイヤー71の各ノードNcに配置される。さらに、等価回路レイヤー71のノードNcに配置されるキャパシタンス素子は、当該ノードNcと同じ位置(座標)である、等価回路レイヤー70のノードNaと等価回路レイヤー72のノードNbとに接続される。
たとえば、図30に示されるように、等価回路レイヤー71において、ノードNc_1~Nc_4にキャパシタンス素子Cc_1~Cc_4がそれぞれ配置される。キャパシタンス素子Cc_1は、ノードNc_1と同じ位置である、等価回路レイヤー70のノードNa_1と等価回路レイヤー72のノードNb_1とに接続される。キャパシタンス素子Cc_2は、ノードNc_2と同じ位置である、等価回路レイヤー70のノードNa_2と等価回路レイヤー72のノードNb_2とに接続される。キャパシタンス素子Cc_3は、ノードNc_3と同じ位置である、等価回路レイヤー70のノードNa_3と等価回路レイヤー72のノードNb_3とに接続される。キャパシタンス素子Cc_4は、ノードNc_4と同じ位置である、等価回路レイヤー70のノードNa_1と等価回路レイヤー72のノードNb_1とに接続される。
等価回路レイヤー71にキャパシタンス素子が配置されると、各キャパシタンス素子とノードNとの接続関係を示す第1ネットリスト133が作成される。
たとえば、等価回路レイヤー71に対応する第1ネットリスト133は、以下のような4つの要素行を含む。
C(絶縁膜レイヤーm,nノード) ゲート電極レイヤー(m,nノード) ソース電極レイヤー(m,nノード) Capacitance(m,nノード)
C(絶縁膜レイヤーm,n+1ノード) ゲート電極レイヤー(m,n+1ノード) ソース電極レイヤー(m,n+1ノード) Capacitance(m,n+1ノード)
C(絶縁膜レイヤーm+1,nノード) ゲート電極レイヤー(m+1,nノード) ソース電極レイヤー(m+1,nノード) Capacitance(m+1,nノード)
C(絶縁膜レイヤーm+1,n+1ノード) ゲート電極レイヤー(m+1,n+1ノード) ソース電極レイヤー(m+1,n+1ノード) Capacitance(m+1,n+1ノード)
1行目の要素行は、図30に示すキャパシタンス素子Cc_1とノードNa_1,Nb_1との接続関係を示す。なお、「絶縁膜レイヤーm,nノード」は、キャパシタンス素子Cc_1に付与された素子名である。同様に、2行目の要素行は、図30に示すキャパシタンス素子Cc_2とノードNa_2,Nb_2との接続関係を示す。3行目の要素行は、図30に示すキャパシタンス素子Cc_3とノードNa_3,Nb_3との接続関係を示す。4行目の要素行は、図30に示すキャパシタンス素子Cc_4とノードNa_4,Nb_4との接続関係を示す。
図31は、等価回路レイヤー73にMOSFET素子を配置する例を示す図である。図31には、等価回路レイヤー73に含まれる1つのメッシュMのノードNd_1~Nd_4が示される。ノードNd_1~Nd_4のノード番号は、それぞれ(m,n)、(m,n+1)、(m+1,n)および(m+1,n+1)である。
ベース領域28、ソース領域29およびドレイン領域30は、ソース電極22とゲート電極21の第1部分21aとドレイン電極23との間に配置される(図5参照)。さらに、ベース領域28、ソース領域29およびドレイン領域30において、主に、半導体基板20の第1主面20aに略直交する方向Eに沿って電流が流れる。そのため、MOSFET素子は、等価回路レイヤー73の各ノードNdに配置される。さらに、等価回路レイヤー73のノードNdに配置されるMOSFET素子は、当該ノードNdと同じ位置(座標)である、等価回路レイヤー70のノードNaと等価回路レイヤー72のノードNbとに接続される。
ドレイン電極23は、半導体基板20の第2主面20b上の全面に均一に形成される。そのため、ドレイン電極23に対応するノードとして、単一のノード「drain1」が設定される。そして、等価回路レイヤー73のノードNdに配置されるMOSFET素子は、ノード「drain1」にさらに接続される。
たとえば、図31に示されるように、等価回路レイヤー73において、ノードNd_1~Nd_4にMOSFET素子Qd_1~Qd_4がそれぞれ配置される。MOSFET素子Qd_1~Qd_4のソース端子およびバルク端子は、ノードNd_1~Nd_4と同じ位置である、等価回路レイヤー70のノードNa_1~Na_4にそれぞれ接続される。MOSFET素子Qd_1~Qd_4のゲート端子は、ノードNd_1~Nd_4と同じ位置である、等価回路レイヤー72のノードNb_1~Nb_4にそれぞれ接続される。MOSFET素子Qd_1~Qd_4のドレイン端子は、ノード「drain1」に接続される。
等価回路レイヤー73にMOSFET素子が配置されると、各MOSFET素子とノードとの接続関係を示す第1ネットリスト133が作成される。
たとえば、等価回路レイヤー73に対応する第1ネットリスト133は、以下のような4つの要素行を含む。
M(MOSFETレイヤーm,nノード) drain1 ゲート電極レイヤー(m,nノード) ソース電極レイヤー(m,nノード) ソース電極レイヤー(m,nノード) 増幅率(m,nノード)
M(MOSFETレイヤーm,n+1ノード) drain1 ゲート電極レイヤー(m,n+1ノード) ソース電極レイヤー(m,n+1ノード) ソース電極レイヤー(m,n+1ノード) 増幅率(m,n+1ノード)
M(MOSFETレイヤーm+1,nノード) drain1 ゲート電極レイヤー(m+1,nノード) ソース電極レイヤー(m+1,nノード) ソース電極レイヤー(m+1,nノード) 増幅率(m+1,nノード)
M(MOSFETレイヤーm+1,n+1ノード) drain1 ゲート電極レイヤー(m+1,n+1ノード) ソース電極レイヤー(m+1,n+1ノード) ソース電極レイヤー(m+1,n+1ノード) 増幅率(m+1,n+1ノード)
1行目の要素行は、図31に示すMOSFET素子Qd_1とノードNa_1,Nb_1とノード「drai1」との接続関係を示す。なお、「MOSFETレイヤーm,nノード」は、MOSFET素子Qd_1に付与された素子名である。同様に、2行目の要素行は、図31に示すMOSFET素子Qd_2とノードNa_2,Nb_2とノード「drai1」との接続関係を示す。3行目の要素行は、図31に示すMOSFET素子Qd_3とノードNa_3,Nb_3とノード「drai1」との接続関係を示す。4行目の要素行は、図31に示すMOSFET素子Qd_4とノードNa_4,Nb_4とノード「drai1」との接続関係を示す。
このようにして、他の等価回路レイヤーについても回路素子が配置され、当該回路素子とノードNとの接続関係を示す第1ネットリスト133が作成される。
(ネットリスト生成プログラム)
解析者は、テキストエディタ等の編集ソフトを用いて、第1ネットリスト133を作成してもよい。あるいは、第1ネットリスト133は、ネットリスト生成プログラム122を用いて自動的に作成されてもよい。ネットリスト生成プログラム122を用いることにより、第1ネットリスト133の作成効率が向上する。
図32は、ネットリスト生成プログラム122の構成例を示す図である。図32に示されるように、ネットリスト生成プログラム122は、メインプログラム123とプロシージャ群124とを含む。プロシージャ群124は、回路素子の種類ごとに予め作成された複数のプロシージャを含む。
メインプログラム123は、プロシージャ群124の中からプロシージャの指定を受け付ける命令を含む。さらに、メインプログラム123は、指定されたプロシージャを呼び出す命令と、呼び出されたプロシージャの実行によって生成された第1ネットリスト133をストレージ110に保存する命令とを含む。
図32に示す例では、プロシージャ群124は、プロシージャ124a~124gを含む。各プロシージャは、第1ネットリスト133を作成するための引数の入力を促すGUI(Graphical User Interface)を提供する。各プロシージャは、入力された引数に従って第1ネットリスト133を作成する。以下、代表的なプロシージャ124a~124dの詳細について説明する。
(プロシージャ124a)
プロシージャ124aは、等価回路レイヤーに配置される抵抗素子とノードNとの接続関係を示す第1ネットリスト133を作成するための命令群である。
プロシージャ124aは、引数として、抵抗素子が配置される等価回路レイヤーと、当該等価回路レイヤーに付与された識別情報(以下、「等価回路レイヤー名」と称する。)と、当該等価回路レイヤーに対応する構成要素の比抵抗および膜厚とを受ける。すなわち、プロシージャ124aは、抵抗素子が配置される等価回路レイヤーの指定を受け付ける命令と、等価回路レイヤー名を受け付ける命令と、比抵抗および膜厚の値を受け付ける命令とを含む。等価回路レイヤー名は、解析者によって任意に設定される。
さらに、プロシージャ124aは、指定された等価回路レイヤーにおいて隣り合うノードN間に抵抗素子を配置する命令、配置した抵抗素子にユニークな素子名を付与する命令とを含む。素子名は、たとえば、等価回路レイヤー名とユニークに付与された番号との組み合わせである。あるいは、素子名は、等価回路レイヤー名と、接続される2つのノードNの各々のノード番号との組み合わせであってもよい。
さらに、プロシージャ124aは、配置した抵抗素子に接続される2つのノードNの各々のノード名を設定する命令を含む。ノード名は、たとえば、等価回路レイヤー名と、ノードNのノード番号との組み合わせである。抵抗素子は、等価回路レイヤーにおいて隣り合うノードN間に配置される。そのため、等価回路レイヤー名は、抵抗素子に接続されるノードNを含むメッシュMの生成された投影領域に対応する構成要素を識別する。
さらに、プロシージャ124aは、比抵抗および膜厚を用いて、配置した抵抗素子の抵抗値を算出し、算出した抵抗値を第1ネットリストの「value」に設定する命令を含む。
たとえば、メッシュMが正方形である場合、メッシュMの面積の平方根がメッシュMの各ラインLの長さとなる。そのため、プロシージャ124aは、メッシュ情報ファイル132から、メッシュMの面積を読み出し、当該面積から各メッシュMのラインLの長さlを算出する命令と、算出された長さlと膜厚との積Sを算出する命令とを含んでもよい。長さlは、抵抗素子の電気経路長である。積Sは、抵抗素子の断面積である。そのため、プロシージャ124aは、比抵抗と電気経路長との積を断面積Sで割った値を抵抗値として算出する命令をさらに含む。
(プロシージャ124b)
プロシージャ124bは、異方性を有する等価回路レイヤーに配置される抵抗素子とノードとの接続関係を示す第1ネットリスト133を作成するための命令群である。
プロシージャ124bは、プロシージャ124aと比較して、電流の流れる方向Dの指定を受け付ける命令と、指定された方向Dに沿って隣り合うノードN間にのみ抵抗素子を配置する命令とを含む点で相違する。
プロシージャ124bは、プロシージャ124aと同様に、比抵抗および膜厚を用いて、配置した抵抗素子の抵抗値を算出する命令を含む。ただし、図8に示されるように、ゲート電極21の第1部分21aは、櫛歯状に形成される。図8の領域60内において、第1部分21aの形成されていない部分が存在する。そのため、プロシージャ124bは、プロシージャ124aと同じ方法で算出される抵抗値に対して(領域60の幅)/(櫛歯状の第1部分21aの幅の合計)を乗算した値を抵抗値とする命令を含む。
(プロシージャ124c)
プロシージャ124cは、等価回路レイヤーに配置されるキャパシタンス素子とノードとの接続関係を示す第1ネットリスト133を作成するための命令群である。
ある等価回路レイヤーに配置されるキャパシタンス素子は、別の2つの等価回路レイヤーにそれぞれ含まれる2つのノードN間に接続される。プロシージャ124cは、引数として、キャパシタンス素子が配置される等価回路レイヤー(以下、「第1等価回路レイヤー」と称する。)と、第1等価回路レイヤーを識別する識別情報(以下、「第1等価回路レイヤー名」と称する。)とを受ける。すなわち、プロシージャ124cは、第1等価回路レイヤーの指定を受け付ける命令と、第1等価回路レイヤー名を受け付ける命令とを含む。第1等価回路レイヤー名は、解析者によって任意に設定される。
さらに、プロシージャ124cは、引数として、2つのノードNをそれぞれ含む2つの等価回路レイヤー(以下、「第2等価回路レイヤー」および「第3等価回路レイヤー」と称する。)を受ける。さらに、プロシージャ124cは、引数として、第2等価回路レイヤーを識別する識別情報(以下、「第2等価回路レイヤー名」と称する。)と、第3等価回路レイヤーを識別する識別情報(以下、「第3等価回路レイヤー名」と称する。)とを受ける。すなわち、プロシージャ124cは、第2等価回路レイヤーおよび第3等価回路レイヤーの指定を受け付ける命令と、第2等価回路レイヤー名を受け付ける命令と、第3等価回路レイヤー名を受け付ける命令とを含む。第2,第3等価回路レイヤー名は、解析者によって任意に設定される。
さらに、プロシージャ124cは、引数として、単位面積当たりの静電容量値を受ける。すなわち、プロシージャ124cは、単位面積当たりの静電容量値を受け付ける命令を含む。
さらに、プロシージャ124cは、指定された第1等価回路レイヤーの各ノードNにキャパシタンス素子を配置する命令、配置したキャパシタンス素子にユニークな素子名を付与する命令とを含む。素子名は、たとえば、第1等価回路レイヤー名とユニークに付与された番号との組み合わせである。あるいは、素子名は、第1等価回路レイヤー名と、キャパシタンス素子の配置されるノードNのノード番号との組み合わせである。
さらに、プロシージャ124cは、各キャパシタンス素子の配置されたノードNと同じ位置(座標)を有する、第2等価回路レイヤーに含まれるノードNのノード名を第1ネットリストの「node1」に設定する命令を含む。ノード名は、たとえば、第2等価回路レイヤー名と、ノードNのノード番号との組み合わせである。
プロシージャ124cは、各キャパシタンス素子の配置されたノードNと同じ位置(座標)を有する、第3等価回路レイヤーに含まれるノードNのノード名を第1ネットリストの「node2」に設定する命令を含む。ノード名は、たとえば、第3等価回路レイヤー名と、ノードNのノード番号との組み合わせである。
さらに、プロシージャ124cは、単位面積当たりの静電容量値を用いて、配置したキャパシタンス素子の静電容量値を算出し、算出した静電容量値を第1ネットリストの「value」に設定する命令を含む。具体的には、プロシージャ124cは、メッシュ情報ファイル132から、各メッシュMの面積を読み出す命令を含む。さらに、プロシージャ124cは、各メッシュMの面積と単位面積当たりの静電容量値との積を、当該メッシュMの1つのノードN(たとえば、四角形のメッシュMの左上のノードN)に配置されたキャパシタンス素子の静電容量値として算出する命令を含む。
(プロシージャ124d)
プロシージャ124dは、等価回路レイヤーに配置されるMOSFET素子とノードとの接続関係を示す第1ネットリスト133を作成するための命令群である。
ある等価回路レイヤーに配置されるMOSFET素子は、別の等価回路レイヤーに含まれる4つのノードN間に接続される。プロシージャ124dは、引数として、MOSFET素子が配置される等価回路レイヤー(以下、「第4等価回路レイヤー」と称する。)と、第4等価回路レイヤーを識別する識別情報(以下、「第4等価回路レイヤー名」と称する。)とを受ける。すなわち、プロシージャ124dは、第4等価回路レイヤーの指定を受け付ける命令と、第4等価回路レイヤー名を受け付ける命令とを含む。第4等価回路レイヤー名は、解析者によって任意に設定される。
さらに、プロシージャ124dは、引数として、4つのノードNをそれぞれ含む4つの等価回路レイヤー(以下、「第5~8等価回路レイヤー」と称する。)を受ける。すなわち、プロシージャ124dは、第5~8等価回路レイヤーの指定を受け付ける命令を含む。第5等価回路レイヤーとして、ドレイン端子に対応するノードNを含む等価回路レイヤーが指定される。第6等価回路レイヤーとして、ゲート端子に対応するノードNを含む等価回路レイヤーが指定される。第7等価回路レイヤーとして、ソース端子に対応するノードNを含む等価回路レイヤーが指定される。第8等価回路レイヤーとして、バルク端子に対応するノードNを含む等価回路レイヤーが指定される。
なお、図7に示されるように、MOSFET97のソース端子およびバルク端子は直結される。そのため、通常、第7等価回路レイヤーおよび第8等価回路レイヤーとして、同じ等価回路レイヤーが指定される。
さらに、プロシージャ124dは、引数として、第5~8等価回路レイヤーを識別する識別情報(以下、「第5~8等価回路レイヤー名」と称する。)を受ける。すなわち、プロシージャ124dは、第5~8等価回路レイヤー名を受け付ける命令とを含む。第5~8等価回路レイヤー名は、解析者によって任意に設定される。
なお、上述したように、ドレイン電極23に対して等価回路レイヤーが設定されない場合が有り得る。そのため、プロシージャ124dは、第5等価回路レイヤーおよび第5等価回路レイヤー名の代わりに単一のノードNのノード名の指定を受け付ける命令を含んでもよい。
さらに、プロシージャ124dは、引数として、単位面積当たりの増幅率を受ける。すなわち、プロシージャ124dは、単位面積当たりの増幅率を受け付ける命令を含む。
さらに、プロシージャ124dは、指定された第4等価回路レイヤーの各ノードNにMOSFET素子を配置する命令と、配置したMOSFET素子にユニークな素子名を付与する命令とを含む。素子名は、たとえば、第4等価回路レイヤー名とユニークに付与された番号との組み合わせである。あるいは、素子名は、第4等価回路レイヤー名と、MOSFET素子の配置されるノードNのノード番号との組み合わせであってもよい。
さらに、プロシージャ124dは、各MOSFET素子の配置されたノードNと同じ位置(座標)を有する、第5~8等価回路レイヤーにそれぞれ含まれるノードNのノード名を第1ネットリストの「node1」~「node4」にそれぞれ設定する命令を含む。「node1」に設定されるノード名は、たとえば、第5等価回路レイヤー名とノードNのノード番号との組み合わせである。「node2」に設定されるノード名は、たとえば、第6等価回路レイヤー名とノードNのノード番号との組み合わせである。「node3」に設定されるノード名は、たとえば、第7等価回路レイヤー名とノードNのノード番号との組み合わせである。「node4」に設定されるノード名は、たとえば、第8等価回路レイヤー名とノードNのノード番号との組み合わせである。
なお、第5等価回路レイヤーおよび第5等価回路レイヤー名の代わりにノード名の指定を受け付けた場合、当該ノード名が「node1」に設定される。
さらに、プロシージャ124dは、各ノードNについて、当該ノードNを含むメッシュMの面積と単位面積当たりの増倍率との積を第1ネットリストの「value」に設定する命令を含む。
(プロシージャ124e)
プロシージャ124eは、等価回路レイヤー間の接続に用いられる。すなわち、プロシージャ124eは、等価回路レイヤー間の接続関係を示す第1ネットリストを作成するための命令群である。
プロシージャ124eは、2つの等価回路レイヤーの指定を受け付ける命令と、指定された2つの等価回路レイヤーの同一座標のノードN間のコンタクト抵抗値を受け付ける命令とを含む。
さらに、プロシージャ124eは、受け付けた情報に従って、指定された2つの等価回路レイヤーの同一座標のノード間にコンタクト抵抗を配置したときの、コンタクト抵抗に関する第1ネットリスト133を生成する命令を含む。具体的には、プロシージャ124eは、コンタクト抵抗にユニークな素子名を付与する命令と、同一座標の2つのノードのノード名を「node1」および「node2」に設定する命令と、コンタクト抵抗値を「value」に設定する命令とを含む。
たとえば、図27に示す回路に従って、等価回路レイヤー73と等価回路レイヤー70とを接続させる場合、解析者は、等価回路レイヤー73と等価回路レイヤー70とを指定すればよい。さらに、解析者は、SiC、アルミニウム、チタン等の材料間のコンテクト抵抗を考慮して、コンタクト抵抗値を入力すればよい。
ソースワイヤ25は,ソース電極22上に直接形成される。そのため、解析者は、構成要素「ソースワイヤ」に対応する等価回路レイヤーと構成要素「ソース電極」に対応する等価回路レイヤー70とを指定して、プロシージャ124eを実行させればよい。この場合、ノードN間を短絡させればよいため、解析者は、コンタクト抵抗値として0Ωを入力すればよい。
なお、公知の回路シミュレータは、ノード間を短絡させるコマンドを生成する機能を有する。そのため、公知の回路シミュレータをシミュレーションプログラム125として用いる場合、シミュレーションプログラム125を用いて、ノードN間を短絡させるコマンドが生成されてもよい。
(プロシージャ124f,124g)
プロシージャ124f,124gは、ダイオードおよびIGBTに関する第1ネットリスト133をそれぞれ生成するための命令群である。プロシージャ124a~124eと同様に、プロシージャ124f,124gは、対応する回路素子に応じて予め作成される。
(ステップS32のサブルーチン)
図33は、ネットリスト生成プログラムを用いたときのステップS32のサブルーチンの流れを示すフローチャートである。図33には、図3~図5に示される半導体装置2に対する第1ネットリスト133の生成例が示される。半導体装置2の等価回路(図7参照)は、抵抗、キャパシタ、MOSFETを含む。そのため、プロシージャ群124の中から、抵抗、キャパシタおよびMOSFETに対応するプロシージャが指定される。
図33に示されるように、プロセッサ102は、メインプログラム123を起動する(ステップS321)。次に、プロセッサ102は、プロシージャ群124のうちの指定されたプロシージャをロードする(ステップS322)。ここでは、抵抗素子用のプロシージャ124a,124b、キャパシタンス素子用のプロシージャ124cおよびMOSFET素子用のプロシージャ124dがロードされる。
その後、プロセッサ102は、ロードした各プロシージャに従って第1ネットリスト133を作成する(ステップS323~S326)。
ステップS323では、プロシージャ124aに従って、構成要素「ゲートワイヤ」,「ソースワイヤ」,「ゲート配線」,「ゲート電極(等方性)」,「ソース電極」の各々に対応する等価回路レイヤーに配置された抵抗素子に関する第1ネットリスト133が作成される。このとき、構成要素に応じた比抵抗および膜厚が入力される。たとえば、ソース電極22およびゲート配線24の材料はアルミニウムであり、ゲート電極21の材料がポリシリコンである。さらに、ソース電極22およびゲート配線24の厚みD1は同じであり、ゲート電極21の厚みD2は厚みD1と異なる。そのため、構成要素「ゲート配線」,「ソース電極」の各々に対応する等価回路レイヤーに配置される抵抗素子の抵抗値は、アルミニウムの比抵抗および厚みD1に応じて算出される。構成要素「ゲート電極(等方性)」に対応する等価回路レイヤーに配置される抵抗素子の抵抗値は、ポリシリコンの比抵抗および厚みD2に応じて算出される。
ステップS324では、プロシージャ124bに従って、構成要素「ゲート電極(異方性)」に対応する等価回路レイヤーに配置された抵抗素子に関する第1ネットリスト133が作成される。ステップS325では、プロシージャ124cに従って、構成要素「絶縁膜」に対応する等価回路レイヤーに配置されたキャパシタンス素子に関する第1ネットリスト133が作成される。ステップS324では、プロシージャ124dに従って、構成要素「MOSFET」に対応する等価回路レイヤーに配置されたMOSFET素子に関する第1ネットリスト133が作成される。
指定されたプロシージャの全ての実行が終了すると、プロセッサ102は、作成された第1ネットリスト133をストレージ110に保存する(ステップS327)。
(等価回路レイヤー名の指定)
上述したように、プロシージャ群124のプロシージャは、第1ネットリスト133のノード名として、解析者によって指定された等価回路レイヤー名と、ノードNのノード番号との組み合わせを設定する。
1つの構造物を2つの構成要素に分ける場合、当該2つの構成要素にそれぞれ対応する2つの等価回路レイヤーに対して、解析者は、同一の等価回路レイヤー名を指定することが好ましい。
図34は、構成要素「ゲート電極(異方性)」,「ゲート電極(等方性)」に対応する等価回路レイヤーのノードの一例を示す図である。構成要素「ゲート電極(異方性)」は、図8に示すように、ゲート電極21のうち領域60内の第1部分21aである。構成要素「ゲート電極(等方性)」は、ゲート電極21のうち領域60の周囲の第2部分21bである。そのため、構成要素「ゲート電極(異方性)」に対応する等価回路レイヤー72の外周上のノードNb_10~Nb_17は、構成要素「ゲート電極(等方性)」に対応する等価回路レイヤー74の内周上のノードNe_10~Ne_17とそれぞれ一致する。
等価回路レイヤー72,74に対して異なる等価回路レイヤー名が指定された場合、第1ネットリスト133において、ノードNb_10~Nb_17のノード名は、ノードNe_10~Ne_17のノード名と異なる。この場合、第1ネットリスト133を用いた回路シミュレーションを実行すると、ノードNb_10~17は、ノードNe_10~Ne_17と異なるノードとして扱われてしまう。そのため、ノードNb_10~Nb_17のノード名をノードNe_10~Ne_17のノード名に変更する処理が必要となる。あるいは、ノードNb_10~Nb_17とノードNe_10~Ne_17とをそれぞれ短絡させる処理が必要となる。
これに対し、等価回路レイヤー72,74に対して同じ等価回路レイヤー名が指定された場合、第1ネットリスト133において、ノードNb_10~Nb_17のノード名は、ノードNe_10~Ne_17のノード名と同一となる。たとえば、等価回路レイヤー72,74に対して等価回路レイヤー名「ゲート電極レイヤー」が指定されると、ノード番号(m16,n16)のノードNb_16およびノードNe_16のノード名として、「ゲート電極レイヤー(m16,n16ノード)」が設定される。このように、ノードNb_16のノード名は、ノードNe_16のノード名と一致する。これにより、第1ネットリスト133を用いた回路シミュレーションを実行すると、ノードNb_10~Nb_17は、ノードNe_10~Ne_17と同じノードとして扱われる。
(ステップS4のサブルーチン)
図35および図36を参照して、図1に示すステップS4のサブルーチンおよび具体的処理例について説明する。図35は、図1に示すステップS4のサブルーチンの流れを示すフローチャートである。
(ステップS41)
解析者は、解析システム1に備えられるシミュレーションプログラム125を起動させる(ステップS41)。
(ステップS42)
プロセッサ102は、解析者の入力に従って、複数の構成要素にそれぞれ対応する複数の等価回路レイヤーのうちの少なくとも1つのノードNと外部回路との接続関係を示す第2ネットリストを作成する(ステップS42)。外部回路は、解析対象の半導体装置に接続され、電力を半導体装置に供給する回路である。
図36は、半導体装置に接続される外部回路の一例を示す図である。図36には、図3~図5に示す半導体装置2に接続される外部回路8が示される。外部回路8は、ゲート電源81と、抵抗82,83と、ダイオード84と、インダクタンス85と、ドレイン電源86とを含む。
グランドと半導体装置2のゲートワイヤ26との間に、ゲート電源81と抵抗82とが直列に接続される。グランドと半導体装置2のソースワイヤ25との間に、抵抗83が直列に接続される。グランドと半導体装置2のドレイン電極23との間に、ドレイン電源86とインダクタンス85とが直列に接続される。ダイオード84は,インダクタンス85に並列に接続される。
たとえば、プロセッサ102は、構成要素「ゲートワイヤ」に対応する等価回路レイヤーのノードNとグランドとの間に抵抗82およびゲート電源81を直列接続させる指示の入力を受け、抵抗82およびゲート電源81に関する第2ネットリスト134を作成する。同様にして、プロセッサ102は、外部回路8の残りの素子に関する第2ネットリスト134を作成する。
(ステップS43~S46)
プロセッサ102は、第1ネットリスト133および第2ネットリスト134をロードする(ステップS43)。プロセッサ102は、第1ネットリスト133および第2ネットリスト134に基づいて、外部回路から半導体装置に電力を供給したときの回路シミュレーションを実行する(ステップS44)。プロセッサ102は、回路シミュレーションの結果データ135をストレージ110に保存する(ステップS45)。結果データ135は、たとえば、各ノードNの電流値を示す。その後、解析者は、シミュレーションプログラム125を終了する(ステップS46)。
(ステップS5のサブルーチン)
図37を参照して、図1に示すステップS5のサブルーチンについて説明する。図37は、図1に示すステップS5のサブルーチンの流れを示すフローチャートである。
(ステップS51)
解析者は、解析システム1に備えられる結果出力プログラム126を起動させる(ステップS51)。
(ステップS52)
プロセッサ102は、シミュレーションの結果データ135をロードする(ステップS52)。
(ステップS53)
プロセッサ102は、解析者の入力に従って、各種物理量を計算する(ステップS53)。たとえば、プロセッサ102は、各ノードNの電流密度を計算する。
プロセッサ102は、物理量の計算のためにメッシュMの面積または電流経路の断面積が必要である場合、メッシュ情報ファイル132を読み込み、メッシュ情報ファイル132によって示されるメッシュMの面積または電流経路の断面積を用いて物理量を計算する。
たとえば、結果データ135が各ノードNの電流値を示す場合、プロセッサ102は、各ノードNについて、当該ノードNを含むメッシュMの面積を用いて、当該ノードNにおける電流密度を計算する。
(ステップS54、S55)
次に、プロセッサ102は、計算結果を表示装置108に表示する(ステップS54)。たとえば、プロセッサ102は、ノード毎の電流密度の分布を示すコンター図を作成し、作成したコンター図を表示装置108に表示する。その後、解析者は、結果出力プログラム126を終了する(ステップS55)。
コンター図を作成するためには、ノードNの位置(座標)が必要である。そのため、プロセッサ102は、メッシュ情報ファイル132から各ノードNの位置(座標)を読み出し、読み出した位置(座標)を用いてコンター図を作成する。たとえば、プロセッサ102は、構成要素「ゲート電極(異方性)」,「ゲート電極(等方性)」に対応する等価回路レイヤーの平面図を表示装置108に表示させる。さらに、プロセッサ102は、当該平面図において、各ノードNの位置(座標)に当該ノードNの電流密度に応じた色を付ける。これにより、解析者は、ゲート電極21における電流密度の分布を把握できる。
なお、読み出された位置(座標)は、半導体基板の主面に沿った平面上の位置であり、半導体基板の主面に直交する方向(以下、「Z方向」と称する。)の高さを表さない。そのため、プロセッサ102は、ノード名に含まれる等価回路レイヤー名に従って、同一の等価回路レイヤー名のノードNのZ方向の位置を設定してもよい。たとえば、プロセッサ102は、等価回路レイヤー名毎に入力されたZ座標に従って、各ノードNのZ方向の位置を設定すればよい。Z座標は、構成要素の膜厚を考慮して設定される。これにより、コンター図は、半導体装置を3次元で模したモデルにおける物理量(たとえば電流密度)の分布を表す。
(変形例)
上記の説明では、プロシージャ群124のプロシージャは、第1ネットリスト133のノード名として、解析者によって指定された等価回路レイヤー名と、ノードNのノード番号との組み合わせを設定するものとした。しかしながら、ノード名の設定方法は、これに限定されるものではない。
図38は、ノード名の設定方法の一例を示す図である。図38に示す例では、第1ネットリスト133は、各ノードNのノード名として、当該ノードNの座標を含む。ノードNの座標も、ノードNの位置に応じてユニークに決定される識別情報の1つである。これにより、第1ネットリスト133を確認することにより、ノードNの位置を把握できる。そのため、プロセッサ102は、ステップS54において、メッシュ情報ファイル132を参照することなく、第1ネットリスト133に含まれるノードNの位置(座標)を用いて、コンター図を作成できる。
さらに、第1ネットリスト133は、各ノードNのノード名として、当該ノードNに対応するメッシュMの面積、当該ノードNにおける電流経路の断面積などを含んでもよい。あるいは、第1ネットリスト133は、素子名として、回路素子の配置されるノードNに対応するメッシュM(たとえば、当該ノードNを最も座標値の小さい頂点として含むメッシュM)の面積、当該ノードNにおける電流経路の断面積などを含んでもよい。これにより、プロセッサ102は、ステップS53において、第1ネットリスト133から各メッシュMの面積または各ノードNにおける電流経路の断面積を読み出し、読み出した情報を用いて、各ノードNにおける電流密度を計算できる。
上記の説明では、1つの構造物を複数の構成要素に分割する例として、ゲート電極21を第1主面20aに沿って第1部分21aと第2部分21bとに分割することを挙げた。しかしながら、第1主面20aに直交する方向(深さ方向)に沿って、1つの構造物を複数の構成要素に分割してもよい。たとえば、図5に示す半導体装置のドレイン領域30における3次元の電流密度分布を確認したい場合、深さ方向に沿ってドレイン領域30が複数の構成要素に分割される。
図39は、ドレイン領域を分割することにより得られる複数の構成要素にそれぞれ対応する複数の等価回路レイヤーの一例を示す図である。図39に示す例では、ドレイン領域30は、深さ方向に沿ってn個の領域62_1~62_nに等分割される。そして、領域62_1~62_nの各々が1つの構成要素として設定される。さらに、領域62_1~62_nにそれぞれ対応する等価回路レイヤー75_1~75_nが設定される。図39には、等価回路レイヤー75_1~75_nの各々について、1つのメッシュMのみが示される。
等価回路レイヤー75_1~75_nの各々において、プロシージャ124aを用いて、ノードN間に抵抗素子を配置したときの第1ネットリスト133が生成される。たとえば、等価回路レイヤー75_1において、隣り合うノードNe間に抵抗素子Reを配置したときの第1ネットリスト133が生成される。同様に、等価回路レイヤー75_2において、隣り合うノードNf間に抵抗素子Rfを配置したときの第1ネットリスト133が生成される。等価回路レイヤー75_nにおいて、隣り合うノードNz間に抵抗素子Rzを配置したときの第1ネットリスト133が生成される。
さらに、プロシージャ124eを用いて、隣接する2つの領域62_(k-1),62_kにそれぞれ対応する等価回路レイヤー75_(k-1),75_kの同一座標のノードN間にコンタクト抵抗を配置したときの第1ネットリスト133が生成される。たとえば、等価回路レイヤー75_1のノードNeと等価回路レイヤー75_2のノードNfとの間にコンタクト抵抗R_e_fを配置したときの第1ネットリスト133が生成される。コンタクト抵抗値は、ドレイン領域30の材料に応じて設定される。
図39に示されるような等価回路レイヤー75_1~75_nを用いて第1ネットリスト133を生成することにより、ドレイン領域30における3次元の電流密度分布をシミュレートできる。
(作用・効果)
以上のように、本実施の形態に係る解析方法は、ステップS1~S5を備える。ステップS1は、半導体装置を構成する複数の構成要素の各々について、半導体基板の主面において当該構成要素の投影領域を設定するステップである。ステップS2は、投影領域を分割して複数のメッシュMを生成するステップである。複数のメッシュMの各々は、複数のノードNを頂点とする多角形である。ステップS3は、複数のメッシュMの複数のノードNから選択される2つ以上のノードN間に、複数の構成要素に応じて選択される回路素子を配置したときの、回路素子と2つ以上のノードNとの接続関係を示す第1ネットリスト133を作成するステップである。ステップS4は、第1ネットリスト133を用いて回路シミュレーションを実行するステップである。ステップS5は、回路シミュレーションの結果を出力するステップである。
上記の構成によれば、半導体基板の主面への各構成要素の投影領域を分割することにより得られる複数のメッシュMの複数のノードNから選択される2つ以上のノードN間に回路素子を配置したときの第1ネットリスト133が作成される。回路素子は、構成要素に応じて選択される。選択された2つ以上のノードN間に構成要素に応じた回路素子が配置されることにより、回路素子とノードNとは、半導体装置のモデルを表す。投影領域の複数のメッシュMへの分割は、公知の様々な手法を用いることができる。そのため、半導体装置のモデルを容易に作成できる。すなわち、回路シミュレーションプログラムの実行に必要な情報の生成に要する時間を短縮できる。
ステップS1は、CADプログラム120を用いて、投影領域の形状および位置を示す1つ以上のCADレイヤー131を作成するステップS15を含むことが好ましい。さらに、ステップS2は、1つ以上のCADレイヤー131を複数のメッシュMに分割するステップS23を含むことが好ましい。
半導体装置は、通常、様々なフォトマスクを用いて製造される。フォトマスクのCADファイルを編集することにより、投影領域の形状および位置を示す1つ以上のCADレイヤー131を容易に作成できる。そして、CADレイヤー131を分割することにより、容易に複数のメッシュMが生成される。
CADプログラム120は、複数のCADレイヤー131間で重複する部分を、複数のCADレイヤー131のうち1つのCADレイヤー131を除くCADレイヤー131から削除する機能(重複部分の削除機能)を有することが好ましい。投影領域の形状および位置を示す1つ以上のCADレイヤー131は、重複部分の削除機能を有効にして作成されることが好ましい。
重複部分の削除機能を有さない場合、または、重複部分の削除機能が無効に設定された場合、複数のCADレイヤー131は互いに重複する部分を有し得る。この場合、たとえば2つのCADレイヤー131の重複する部分において、通常、一方のCADレイヤー131から生成されるノードNの位置は、他方のCADレイヤー131から生成されるノードNの位置と一致しない。そのため、両者のノードNの位置が一致するように調整されることが好ましい。あるいは、位置の調整を行なわない場合、ノードN間に配置される回路素子の特性値を算出するために、ノードN間の距離を計算しておく必要がある。
しかしながら、上記の構成によれば、複数の構成要素にそれぞれ対応する複数の投影領域が重複する部分を有していたとしても、当該複数の投影領域にそれぞれ対応する複数のCADレイヤー131のうち1つを除いて、重複する部分が削除される。そのため、位置調整またはノードN間の距離の計算の手間を省略できる。さらに、重複部分の削除機能が有効に設定されることにより、CADレイヤー131から生成されるメッシュMの個数も削減される。その結果、回路シミュレーションの演算時間も短縮される。
複数のメッシュMの各々のサイズは、半導体基板の主面において10個の単位セルの投影される部分の合計サイズよりも大きいことが好ましい。
上記の構成によれば、ノードNの個数が削減され、回路シミュレーションの演算時間が短縮される。
ステップS4は、複数のメッシュMの複数のノードNの少なくとも1つのノードNと半導体装置に接続される外部回路との接続関係を示す第2ネットリスト134を作成するステップS42を含む。さらに、ステップS4は、第2ネットリスト134を用いて回路シミュレーションを実行するステップS43,S44を含む。これにより、外部回路から半導体装置に電力が供給されたときの半導体装置の動作をシミュレーションできる。
複数の構成要素は、半導体基板の主面に平行な1つの方向Dに電流を流す異方性構成要素を含む。異方性構成要素は、たとえば図8に示すゲート電極21の第1部分21aに対応する構成要素「ゲート電極(異方性)」である。ステップS3は、異方性構成要素に対応する投影領域を分割することにより得られる複数のメッシュMの複数のノードNのうち、方向Dに並ぶノードN間に回路素子を配置するステップS324(S32)を含む。
異方性構成要素では、電流は、主に方向Dに沿って流れる。上記の構成によれば、異方性構成要素に応じた位置に回路素子を配置できる。
ステップS2は、異方性構成要素に対応する投影領域において、多角形の少なくとも1つの辺が方向Dに平行となるように複数のメッシュMを生成するステップS23を含む。上記の構成によれば、方向Dに並ぶノードN間に回路素子を配置しやすくなる。
ステップS2は、複数のノードNの各々に対して、当該ノードNの位置に応じてユニークに決定される第1識別情報(たとえばノード番号、座標)を付与するステップS24を含むことが好ましい。さらに、ステップS3は、プロシージャ124a~124gを用いて、回路素子と2つ以上のノードNとの接続関係を示す第1ネットリスト133を作成するステップS323~S326を含む。プロシージャ124a~124gは、2つ以上のノードNの各々について、当該ノードNを含むメッシュMが生成された投影領域に対応する構成要素を識別する第2識別情報(たとえば「等価回路レイヤー名」)を受け付ける命令を含む。さらに、プロシージャ124a~124gは、第1ネットリスト133において、2つ以上のノードNの各々のノード名として、当該ノードNに付与された第1識別情報と当該ノードNについて受け付けられた第2識別情報との組み合わせを設定する命令とを含む。
上記の構成によれば、解析者は、たとえば、第2識別情報である等価回路レイヤー名を入力することにより、ノード名を所望のものに設定できる。たとえば、同一の構造物を2つの構成要素に分割している場合、解析者は、当該2つの構成要素に対して同じ等価回路レイヤー名を入力してもよい。これにより、一方の構成要素の投影領域を分割することにより得られる複数のノードNと、他方の構成要素の投影領域を分割することにより得られる複数のノードNとのうち、2つの構成要素の境界の同じ位置するノードNのノード名は、同一となる。そのため、同じ位置の2つのノードNが異なるノードとして扱われることを回避できる。
ステップS2は、複数のノードNの各々について、当該ノードNを含むメッシュMの面積および当該ノードNにおける電流経路の断面積の少なくとも一方を示すメッシュ情報ファイル132を生成するステップS25を含むことが好ましい。ステップS5は、シミュレーション結果とメッシュ情報ファイル132とを用いて、複数のノードNの各々の電流密度を計算するステップS53と、複数のノードNの各々の電流密度を表示するステップS54とを含む。
あるいは、プロシージャは、回路素子に接続される2つ以上のノードNの各々について、当該ノードNを含むメッシュMの面積および当該ノードNにおける電流経路の断面積の少なくとも一方を示すメッシュ情報を第1ネットリスト133に含ませる命令を含んでもよい。ステップS5は、第1ネットリスト133からメッシュ情報を読み出すステップと、シミュレーション結果とメッシュ情報とを用いて、複数のノードNの各々の電流密度を計算するステップと、複数のノードNの各々の電流密度を表示するステップとを含んでもよい。
これらの構成によれば、メッシュ情報ファイル132を用いることにより、複数のノードNの各々の電流密度を精度良く計算できる。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。