TWI463344B - 積體電路時序、雜訊、及功率分析技術 - Google Patents

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Description

積體電路時序、雜訊、及功率分析技術 相關之專利
本申請案係主張於2005年10月24日申請在先之美國專利申請案第60/729,555號之優先權。
發明領域
本發明係有關製造積體電路。更具體地係有關製造積體電路裝置或晶片用系統與方法。
 發明背景
製造積體電路(IC)裝置會在裝置電路中產生失真。第1圖展示繪圖設計資料與使用先前技藝在製造支晶片上產生之製造變異比較圖。此一比較藉由展示繪圖設計資料與製造後在矽半導體獲得之對應影像展示製造變異對於設計的影響。從比較此繪圖設計資料與矽半導體上實際影像可以發現其形狀在製造程序期間會失真。這些形狀失真可能會造成與該設計對應之電路在矽半導體上實現時無法達到預期的行為。如果可以在設計分析階段便取得製造變異，可以增加設計行為的可預測性，進而增加設計成功的機率。因此有需要可以在IC設計階段預測製造變異之整合式設計-製造程序。
依據本發明之一實施例，係特地提出一種方法，其包含：接收包括多個裝置與互連之電路設計；判定該等互連 之第一形狀變異以及該等裝置之第二形狀變異；轉換該第一變異為一寄生變異以及轉換該第二變異為一裝置變異；修改該電路設計至少一部份產生一經修改的電路設計以包含一或多個該寄生變異與該裝置變異；以及對該經修改的電路設計進行模擬運算以決定該電路製造版本之效能參數預測變異。
圖式簡單說明
第1圖展示以先前技藝所製造之晶片在繪圖設計資料與最終製造變動間之比較。
第2圖為本發明一實施例整合或合併製造變動於IC分析之中之流程圖。
第3圖展示在一實施例中，實際繪圖形狀與預測製造所產生之對應形狀。
第4圖展示製造期間所產生活性擴散與多晶矽層間之製程錯位。
第5圖展示製造期間所產生接觸與多晶矽層間之製程錯位。
第6圖展示具有曼哈頓幾何形狀之MOS電晶體參數化表示。
第7圖展示具有形狀失真或以矩形邊界參數表示便一支MOS電晶體。
第8圖為依據一實施例將裝置變異模型化之流程圖。
第9圖展示使用理想繪圖佈局形狀計算之分散式RC網絡連接兩個曼哈頓形狀線路。
第10圖展示互連因為形狀失真在空間變異下相對於RC參數之寄生變化(△R與△C)實施例。
第11圖展示分段互連，其包含兩段具有形狀變異之子線段，以子線段寬度(w1 ,w2 )與長度(l1 ,l2 )表示。
第12圖展示一實施例終將互連子線段切分成數個分格。
第13圖展示使用於預先特徵化電容用之參數化鄰近線路組配實施例。
第14圖為一實施例中將互連對緊鄰線路與對地之電容特性化之電容方程式表格(參數化)。
第15圖為將製造變異(例如裝置變異、互連變異等等)整合至積體電路時序與訊號完整性(雜訊)分析之實施例流程圖。
第16A圖展示具有額定裝置參數與線路寄生，以額定延遲td 與斜率ts 表示之標準單元。
第16B圖展示具有額定裝置參數與線路寄生，以額定延遲td1 與斜率ts1 表示之經修改單元實施例。
第17A圖展示具有額定裝置參數與線路寄生之標準單元在其輸出端因為輸入雜訊與切換狀態產生之額定雜訊。
第17B圖展示具有考量製造變異之經修改的裝置參數與線路寄生修改單元在其輸出端因為輸入雜訊與切換狀態產生之經修改的雜訊實施例。
第18圖為展示整合製造變異(例如裝置變異、互連變異等等)至積體電路漏功率分析之流程圖實施例。
第19A圖展示具有額定裝置參數標準單元之汲取漏電流Ioff1 。
第19B圖展示考量製造變異，具有經修改的裝置參數之經修改的單元汲取漏電流Ioff2 實施例。
第20圖展示在一實施例中用以判定一邏輯閘輸入端可能產生邏輯狀態1之輸入狀態發生機率傳遞連接圖。
第21圖為裝有DFM系統之電腦系統2100實施例。
 較佳實施例之詳細說明
下面將說明在積體電路(IC)分析中預測及整合製造變動之系統與方法，以下稱之為可製造性導向設計(DFM)系統。下面說明之DFM系統預測製造誤差並將預測之誤差資訊整合製積體電路用傳統設計流程。例如預測之誤差資訊可以在該設計已經對時序效能、訊號完整性以及功耗分析之簽出“sign-off”階段加以整合。此處所描述之DFM系統藉由先計算製造誤差然後計算線路寄生與裝置行為的這些誤差將製造誤差整合至設計流程。最後可以決定這些修改之線路寄生與裝置行為對於該設計之時序效能、訊號完整性及功率之影響。
此處所描述之DFM系統整合製造誤差，是藉由計算電路設計繪圖佈線之線路與裝置形狀之預期或預測製造誤差來分析積體電路。線路之形狀變動會轉換承繼生電阻-電容(RC)變動，裝置(例如電晶體)之形狀變動會轉換成裝置參數之變動。裝置參數與線路寄生之變動會轉換成時序效能(例 如延遲)、訊號完整性(例如雜訊錯誤)與功率(例如漏功率)之變化，這些會決定裝置參數與線路寄生變動對於電路設計每一標準單元行為的影響。這些分析結果會整合回設計流程中。例如時序效能之變化會以累加延遲檔案整合至設計流程。訊號完整性之變化以雜訊錯誤以及緩衝器安插/驅動器縮放指令(工程變更命令(ECO)指令)整合至設計流程。功耗變動則以漏功率熱點與單元替換ECO指令整合至設計流程。ECO指令引導配置與佈線工具修正分析期間未發現之雜訊與功率熱點問題。
在下面說明中，會介紹數個特定的細節以提供對此DFM系統實施例完整的瞭解以及說明。
然而以傳統熟知技藝必須瞭解到這些實施例可以在不具備一或多個這些細節或是與其他元件、系統等等加以實現。在其他範例中，並不會展示或詳加說明孰知的架構或運作，以避免模糊本發明DFM系統實施例之觀念。
第2圖為本發明一實施例整合或合併200製造變動於IC分析之中之流程圖。運算由計算202電路設計繪圖佈局之預測變動開始。這些預測變動包括此電路設計之裝置與互連在此電路設計製造期間預期會產生之形變。將互連變動轉換204成寄生變動。裝置變動則轉換206成裝置參數變動。使用這些寄生變動與裝置參數變動資訊決定208電路設計運作參數之預測變化。如下之詳細說明，可以利用電路設計運作參數之預測變化資訊修改電路設計，但此實施例並不侷限於此一範疇。下面將對製造變動與IC分析之整合作 詳細說明。
使用含有晶圓廠製程之行為模型，便可以預測在製造任一繪圖層期間產生之形狀失真，如相關之專利說明。當佈局完成時，可以在設計階段進行此一預測。第3圖展示在一實施例中，實際繪圖形狀(以橘色表示)與預測製造所產生之對應形狀(以紅色點表示)。預測之製造電路形狀亦稱之為失真形狀，會影響互連線路與裝置之行為，因此必須對兩者進行分析。
除了形狀失真外，製造期間也可能會產生製程層與層間之錯位(沒對齊)。第4圖展示製造期間所產生活性擴散(以橘色表示)與多晶矽(以紅色表示)層間之製程錯位。活性擴散(以橘色表示)與多晶矽(以紅色表示)層間之製程錯位會導致電晶體參數的變更，如2005年DFM國際固態電路會議研討會由Clive Bittlestone等人發表之“奈米設計效應與模型”。第5圖展示製造期間所產生接觸(以黑色表示)與多晶矽(以紅色表示)層間之製程錯位。接觸(以黑色表示)與多晶矽(以紅色表示)層間之製程錯位會導致閘極-接觸電容之變更，如Bittlestone所述，因為接觸層(以黑色表示)與多晶矽層間的距離會因為錯位而改變，進而造成此二層間寄生電容的改變。例如活性層與多晶矽層間之錯位會改變由這些層產生之電晶體參數。因為製造誤差產生之電經參數與寄生電容變更必須在設計期間加以評估。
下面將對DFM系統之模型裝置變異實施例做詳細說明。諸如金屬氧化半導體(MOS)電晶體藉由電路模擬器(以 工業用語稱之為積體電路模擬程式(SPICE))與電路表示法(稱之為網絡列表)之輔助加以分析。為了SPICE分析目的，MOS電晶體是以簡潔的參數化裝置模型表示其電流-電壓(I-V)特性曲線。此一模型可以是BSIM模型，但並不侷限於此種模型。此裝置模型的數個參數會傳入網絡列表以表示此裝置模型的幾何特徵。這些幾何特徵包括寬度(W)、長度(L)、汲極面積(AD)與源極面積(AS)。第6圖展示具有曼哈頓幾何形狀之MOS電晶體參數化表示法。此表示法展示具有曼哈頓幾何形狀之繪圖裝置線路包含多晶矽(以紅色表示)與活性擴散(以綠色表示)之重疊層。擴散層與多晶矽層之重疊區域稱之為裝置閘極。在閘極區域任一側外部之擴散稱之為裝置的源極與汲極。
使用於SPICE分析之MOS電晶體裝置模型的基本限制為假設其為曼哈頓幾何形狀並以曼哈頓長度(L)及寬度(W)定義。然而在近代製程技術中，閘極在多晶係層與擴散層中可能具有形狀失真，因而改變裝置的寬度。第7圖展示具有形狀失真或以矩形邊界參數表示便一支MOS電晶體。傳統的SPICE模擬與SPICE模組化方法並不支援此種型式的裝置，並且必須依據此裝置的矩形邊界參數將之模組化。此一方式並不精確並且無法保證擷取此裝置的真實行為。
第8圖為依據一實施例將裝置變異模型化800之流程圖。此流程從接收802電路之設計資料開始。設計資料包括含有一或多個參數之裝置模型。這些參數表示此電路中一或多個裝置。產生804與裝置參數對應之變異參數。此產生 之變異參數用以維持此裝置在一運作條件下之運作行為。將此參數與變異參數加總產生806等效參數。此等效參數描述或補償此裝置的空間變異。經由使用等效參數取代裝置參數將此裝置模型修改808並產生一經修改的裝置模型。下面將對裝置變異模型化做詳細說明。
為了描述裝置的空間變異，一DFM系統實施例包括使用等效網絡列表參數Lnew 、Wnew 、ADnew 、ASnew 表示這些空間變異之方法。這些等效參數是以此裝置之矩形邊界參數L’、W’、AD’與AS’等效變化作計算：Lnew =L’+△L Wnew =W’+△W ADnew =AD’+△AD ASnew =AS’+△AS (1)
計算長度、寬度、汲極面積與源及面積參數變化△L、△W、△AD、△AS以維持此裝置在特定運作條件下其正確行為。換言之，SPICE模型(例如BSIM)可以定義為子電路，以及傳遞參賦予非曼哈頓形狀裝置正確之行為。例如BSIM變數可以為XL、XW、VT0、U0與ETA0。對包含此裝置之電路進行各種分析時(例如時序、雜訊、功率)，可以決定各種裝置參數的變化以維持含有這些非曼哈頓形狀裝置之電路正確的行為。
為了決定非曼哈頓形狀裝置的裝置通道長度變化△L，使用具有曼哈頓幾何形狀裝置的現有未修改SPICE模型決定具有正確閘極延遲、雜訊或功率之新有效裝置長度。對 於延遲模擬，關鍵的裝置參數為導通狀態之汲極-源極電流Ion 。使用現有的SPICE模型或從矽半導體(從具有理想曼哈頓幾何形狀裝置抽取出來)直接量測數據進行SPICE模擬，DFM系統實施例對一定範圍之閘極長度與寬度建立導通狀態電流(Ion )對應表。電流密度用物理公式是假設通過閘極寬度的每一個位置y，Jon (y)，具有未知係數。此假設公式包含所有相關的電流分佈，例如應力效應、摻雜物分佈以及裝置邊緣效應。
此假設公式是以符號方式整合至通過閘極寬度之電流密度導出電流為閘極寬度Ion (W)與同一(未知)係數函數之封閉形式公式。對於每一閘極長度，使用導通狀態電流作為閘極寬度函數(從量測數據或SPICE模擬取得)以符合邏輯公式Ion (W)的係數。將從Ion (W)導出之係數帶回公式Jon (y)。電晶體的閘極長度會隨著通過裝置而變(因為製造變異)，將此裝置切分成數個與部分寬度等寬以及與部分閘極長度等長之裝置。對於每一部分，DFM系統使用查詢方式確認此部分電流密度與幾何閘極長度函示之公式。電流密度公式Jon (y)對部分寬度作積分以決定從該部分汲取之電流。為了決定整個裝置之總汲取電流，對每一部分的電流作加總。對於此一總電流可以從事先計算之網絡列表變數，例如L與W電流函數對照表找出與具有形狀失真裝置相同總電流之曼哈頓閘極長度。換言之，可以使用原來之網絡列表閘極長度，但經由子電路傳送新參數XL與XW至SPICE模型。
上述決定之新閘極長度Lnew 表示可以維持裝置總電流與延遲之新等效閘極長度。為了達成雜訊分析目的，應用類似的通道長度轉換以維持裝置的正確臨界電壓(Vt )或輸出電阻(Ron )。此外，為了達成漏電分析目的，使用一轉換式來維持由裝置汲取之正確關閉狀態電流(Ioff )。
除了修改通道長度外，經由非曼哈頓多晶矽/擴散層重疊邊緣的簡單幾何計算可以得知裝置寬度的變化△W。同樣地，從非曼哈頓源極與汲極幾何面積可以分別得知在空間變異下，汲極面積的變化△AD以及源極面積的變化△AS。閘極電容與重疊電容可以藉由修改SPICE模型參數(例如BSIM之DLC或CGD0)表示，或者增加電容器至網絡列表以反應理想形狀與非曼哈頓形狀之電容差值影響。
下面將對DFM系統實施例模型之互連變異作詳細說明。線路形狀失真會改變其電阻、對地電容以及緊鄰線路電容。為了將形狀變異對互連電子特性之影響模型化，DFM系統實施例計算因形狀變異或預測之形狀變異造成之線路電阻變化△R與電容變化△C。電容與電阻變化是以分散方式計算，因此互連可以以分散式RC網絡表示。失真線路形狀的每一個經修改電阻與電容參數分別為R+△R與C+△C。
如互連模型之範例，第9圖展示使用理想繪圖佈局形狀計算之分散式RC網絡連接兩個曼哈頓形狀線路。此DFM系統將互連模型化以包含互連形狀變異之影響。例如包含預測製造產生之形狀變異因素之模型化範例，第10圖展示互連因為形狀失真在空間變異下相對於RC參數之寄生變化 (△R與△C)實施例。
為了計算線路電阻的變化△R，DFM系統將線路切分成矩形子線段，每一子部分以寬度wi 與長度li 表示。每一線路子線段之每一平方單位電阻Rpqs (wi )會因為其本身材質特性而不同，此處假設其特性為已知。第11圖展示分段互連，其包含兩段具有形狀變異之子線段，以子線段寬度(w1 ,w2 )與長度(l1 ,l2 )表示。此兩段子線段之電阻變化計算如下：
為了計算形狀變異產生之線電容變化，DFM系統實施例使用混合數值分析法。首先將欲計算之互連子線段與其鄰近線段之電容切分成n個較小尺寸之分格。第12圖展示一實施例終將互連子線段切分成數個分格。
計算每一分格之電位係數對於每一其他分格之單位電荷並儲存於n x n 維矩陣中，此矩陣稱之為電位係數矩陣，如下列公式(3)所示。舉陣中每一電位係數是對多層媒體(包含不同之介電層)之格林函數使用變數分離技巧推導而得，但並不侷限於使用此一方法。此格林函數導出在多層堆疊中任意一點之電位會對此多層堆疊中任意一點放置一單位電荷。必須注意到緊鄰線路幾何間可以存在任意數量之介電層。接著使用此n x n 電位係數矩陣之反矩陣取得分隔間之電容矩陣，如下面公式(4)所示。任意二導體子線段C ij 間之電容為這些子線段分隔間之電容加總，如下面公式(5)所示。
DFM系統可以使用事先描繪之電容公式對照表來加速計算實際晶片上常見互連組配之緊鄰線路間電容。此對照表示使用具有參數化線寬度、線厚度與線間距之預定線組配建構而成。第13圖展示使用於預先特徵化電容用之參數化鄰近線路組配實施例。
藉由解出上述線路組配之電容，此電容對照表為包括線寬度、厚度與間距之線組配參數函數。第14圖為一實施例中將互連對緊鄰線路與對地之電容特性化之電容方程式表格(參數化)。對照表中每一個項目為緊鄰線路間耦合電容以及線路對地電容之物理方程式。方程式係數是將方程式(3)、方程式(4)與方程式(5)計算出來之電容值帶入方程式而得。
考量特定互連組配之實際設計，互連寬度、間距與厚度之改變產生之電容變化△C可以由上述對照表中適當的公式計算而得。假若此設計之互連組配並不符合以特性化之互連組配時，直接在此設計幾何使用上述參考第10圖與方程式(3)、(4)、(5)之技術計算其電容變化△C。
DFM系統實施例提供整合裝置變異與互連變異之電路設計時序分析與雜訊分析，如下詳述。使用合成、配置與佈線工具建立之設計中，屬於一電晶體群組內不知電晶體稱之為標準單元。單元庫中每一個此種標準單元通常已經事先對時序、雜訊與功率作特性化。在建立設計之配置與佈線期間，標準單元會被組合並連接在一起。為了檢驗此設計是否符合其時序規範，會對其執行靜態時序分析，使用該單元之預先特性化模型與線路寄生來計算通過每一標準單元之延遲。一旦計算出此設計中所有標準單元之延遲，對此設計進行拓樸透析以判定實際訊號抵達所有實體接腳之時間是否符合所需之抵達時間，此一時間通常取決於此設計的運作頻率以及通過正反器的競賽條件。此外，為了確保此設計符合雜訊規範，需要執行訊號完整性分析以確保線路間耦合雜訊不會造成暫存器與鎖存器功能失效。
製造變異對於裝置的影響與佈局內容有關。因此，在每一個標準單元的實體中，會與鄰近的單元實體相依，因此裝置可能會有不同的製造變異，因而具有不同的電器參數。因此在時序或雜訊分析流程中，假設每一單元的實體皆相同的傳統方法並不適用。此問題的可能解決方法為將每一標準單元與其鄰近的單元視為單獨之個體。顯而易見的，此一方式將會使得單元庫的獨立標準單元數量暴增，使用計算方式將比使用需要大量預先特性化標準單元庫來得合適。
DFM系統實施例包括預測製造變異對每一標準單元獨立實體的影響而不需依靠預先特性化之獨立實體之替代方法。在設計文件中，DFM系統對給定之輸入波形與線路負載使用具有可以反映製造變異之經修改裝置參數之單元電晶體進行快速模擬，判斷每一標準單元實體之時序或雜訊行為。必須注意由標準單元實體驅動之線路負載也會被修正以包含製造變異產生之寄生變化。使用拓樸橫向優先順序從此設計之主要輸入端進行電路設計透析，其中輸入波形為使用者定義且為已知。當每一實體被透析時具有預定的輸入波形(因為橫向優先透析之特性)。已透析之實體是以經修改的單元電晶體(具有經修改的參數)模擬並驅動經修改的線路負載(具有經修改的寄生)。記錄通過單元實體之延遲與其輸出波形。使用其輸出波形驅動此拓樸透析之下一實體，並將其延遲儲存作為後續時序與雜訊檢查運算。
為了加速每一實體的模擬速度，可以將此實體之電晶體替換成具有預先特性化之模型，此模型使用此實體單元之電晶體參數變化預測此實體輸出特性。可以在單元庫中對每一獨特單元建立預先特性化模型以及在單元內電晶體參數變化時單元之輸出電壓特性以及/或輸出電流特性曲線。
為了進一步簡化製造變異對於設計之時序與雜訊效能影響之計算，DFM系統實施例依賴使用理想繪圖形狀對此設計之時序與雜訊分析。使用此類別分析結果刪減或降低分析製造變異對時序與雜訊影響所需之網絡或實體數量。 對於時序分析，藉由從額定時序分析檢視所有實體接腳之時序差量(需要訊號時間與訊號到達時間之差)決定哪些實體需要分析以及哪些實體不需要分析來達成此一刪減目的。假若在額定分析中實體所有接腳的最大時序差量遠大於製造變異對於這些實體接腳任何路徑造成的最大影響時，則在整合製造變異之後續分析期間可以安全地忽略這些實體。
同樣地，對於雜訊分析，經由檢視額定雜訊分析(例如使用理想繪圖形狀對此設計進行雜訊分析)中所有網絡之雜訊報告來達成此一刪減目的。假若來自此額定分析之雜訊大於給定臨界值時，則該網絡會整合製造變異之影響進行分析。假若由額定分析判定之雜訊低於此臨界值時，則在整合製造變異之後續分析期間可以忽略此一網絡。所有單元的雜訊臨界值為此單元中電晶體臨界電壓之函數，可以使用該單元之預先特性化技藝決定。
第15圖為將製造變異(例如裝置變異、互連變異等等)整合至積體電路時序與訊號完整性(雜訊)分析之實施例流程圖。上記資料之額定分析是對理想(繪圖)形狀使用抽取、時序與雜訊分析取得。抽取產生與此繪圖形狀相關之寄生網路(例如RC網路)。靜態時序分析儀(STA)與此抽取之資訊運算產生包含所有網絡與實體接角之時序差量報告。再者，額定訊號完整性(SI)分析產生含有電路設計中所有網絡雜訊值與波形之突波報告。
此處稱之為InTime之工具接收包括一或多個電路設計 資料、寄生網路、時序報告與突波報告之資訊。此InTime工具或元件簡化要分析的網絡與實體、計算與這些經簡化網絡與實體相關的線路與電晶體形狀變異、以及計算因為這些形狀變異造成之時序變化。對因為製造變異產生之時序變化做計算作為具有額定裝置參數與線路寄生單元與具有經修改的裝置參數與線路寄生之修正單元間的延遲變化△τ。第16A圖展示具有額定裝置參數與線路寄生，以額定延遲td 與斜率ts 表示之標準單元。第16B圖展示具有額定裝置參數與線路寄生，以額定延遲td1 與斜率ts1 表示之經修改單元。延遲的變化計算如下△τ：△τ= td1 -t d (6)
累加延遲寫至累加延遲檔案，此檔案可以匯入靜態分析器來評估因為形狀變異產生之時序變異。使用如上所述之雜訊分析方法計算因為預期製造形狀變異造成之網絡與實體雜訊行為變異。第17A圖展示具有額定裝置參數與線路寄生之標準單元在其輸出端因為輸入雜訊與切換狀態產生之額定雜訊。第17B圖展示具有考量製造變異之經修改的裝置參數與線路寄生修改單元在其輸出端因為輸入雜訊與切換狀態產生之經修改的雜訊實施例。在雜訊分析後，比較單元實體輸出端之雜訊振幅來判定此雜訊是否會造成功能失效。對具有經修改的裝置參數與線路寄生之經修改的單元進行雜訊分析所得到之輸出雜訊波形可能會與使用標準單元額定雜訊分析之結果大不相同，因而造成新的功能性 雜訊失效。新的雜訊失效會標記在一輸出檔案，修正這些雜訊失效的指令(使用緩衝器插入或改變驅動器尺寸)會輸出成配置與佈線工具用之工程變更命令(ECO)指令。
下面將詳細說明DFM系統實施例提供整合上述裝置變異之電路設計洩漏分析。電晶體多晶矽層的製造變異會造成電晶體閘極長度的改變，進而造成閘極在關閉狀態之汲極漏電流。製造數據呈現出在50nm之閘極長度(經過蝕刻後)時，10%的閘極長度變異會產生最大300%之漏電流變異，此一變異等效於120nm之繪圖閘極長度。
第18圖為展示整合製造變異(例如裝置變異、互連變異等等)至積體電路漏功率分析之流程圖實施例。將這些變異整合至漏功率分析可以獲得在使用標準單元建立的設計中包含電晶體洩漏之形狀變異的影響。
此處稱之為InPower的工具所接收之資訊包含一或多個設計資料庫(LEF/DEF)與標準單元庫以及此設計額定時序分析(使用理想繪圖形狀)之時序報告。計算每一標準單元實體的電晶體形狀失真，以及計算此實體因為此形狀變異產生之關閉狀態汲極電流變異。因為製造變異產生之漏功率變異是以具有額定裝置參數之標準單元與具有經修改的裝置參數之經修改的單元之間的功率變異△P計算。功率變異△P計算如下：△P =I off1 -I off2 (7)
每一實體單元具有形狀失真與沒有形狀失真之漏功率 是分別使用具有額定裝置參數與經修改的裝置參數之單元電晶體進行快速模擬而得。為了加快每一實體的模擬速度，可以將此實體內的電晶體替換成預先特性化之模型，此模型預測在給定此實體單元電晶體參數變異下此實體之關閉狀態汲極電流。可以對單元庫中每一獨立單元建立此預先特性化模型，此模型可以為給定單元內電晶體參數變異時之電源供應電流特性曲線。第19A圖展示具有額定裝置參數標準單元之汲取漏電流Ioff1 。第19B圖展示考量製造變異，具有經修改的裝置參數之經修改的單元汲取漏電流Ioff2 實施例。
在計算一單元實體所消耗的漏功率時，此DFM系統實施例會考量每一實體輸入接腳會保持的邏輯狀態資訊。依據這些輸入邏輯狀態，由單元實體汲取之漏功率會大不相同。在計算一單元實體汲取的漏功率時，計算通過這些狀態可能產生之漏功率加權平均。以兩個輸入端之閘極為例，可能會有四種輸入狀態，包括狀態00、狀態01、狀態10與狀態11。此閘極之漏功率計算如下：P AB =(p 00 ×(P 00 ))+(p 01 ×(P 01 ))+(p 10 ×(P 10 ))+(p 11 ×(P 11 )) (8)
PAB 表示被此兩輸入端閘極汲取之平均漏功率，P00 表示在00狀態(例如A=0,B=0)時所汲取之漏功率，p00 為發生00狀態的機率。
為了決定一實體輸入狀態發生的機率，建構此電路設計之連接圖。第20圖展示在一實施例中用以判定一邏輯閘 輸入端可能產生邏輯狀態1之輸入狀態發生機率傳遞連接圖。此範例中之邏輯閘為兩輸端之NAND閘，但並不侷限於此範例。將此電路設計之正反器或暫存器間切分成邏輯錐形。在主要輸入端與正反器輸出端使用已知發生邏輯狀態1之機率(或使用機率0.5作為預設值)，此發生機率會沿著邏輯錐形往下一邏輯閘傳遞。使用該邏輯閘之邏輯函數計算傳遞通過此邏輯閘之機率來決定其輸出發生機率，以輸入發生機率函數表示之。在機率傳遞期間追蹤輸入相關性。將此積蓄傳遞效能產生之每一狀態發生機率資訊使用在上述公式。因此對於上述兩輸入端NAND閘之漏功率計算如下：PNAND =(1-pG )(1-pH )-P00 +(1-pG )-pH )-P01 +pG (1-pH )-P10 +pG -pH -P11 (9)
其中G與H表示NAND閘之輸入端，pG 為輸入端G為邏輯狀態1之機率，pH 則為輸入端H為邏輯狀態1之機率。
計算一實體輸入端邏輯狀態發生機率之另替代方式為使用隨機輸入向量對此邏輯錐形進行邏輯模擬。在每一實體接腳對邏輯模擬結果取樣以決定該接腳發生狀態’1’之機率。
一旦計算出每一實體接腳的狀態機率，計算此實體之加權平均漏功率值。此設計之洩漏熱點為此單元實體所消耗之洩漏，考量製造變異分析之洩漏遠大於額定單元實體所產生之洩漏。一旦確認這些洩漏熱點，可以藉由發送ECO 指令將洩漏單元置換成具有較高效率通道長度裝置之單元加以修正。只有當此實體所有接腳之時序差量允許因為置換成較慢速單元(具有較大通道長度裝置的單元速度會變慢)增加之延遲時才能實現此一修正。可以從上述之額定設計時序分析讀取此時序差量作為判斷依據。
如上所述之DFM系統觀念，是以在EDA電腦系統或其他處理系統上執行之程序做說明。這些程序是以儲存在機器可讀取或電腦可讀取記憶體區域或者儲存與電腦系統裝置並由電腦系統處理器執行之程式碼方式實現。
儘管各種不同型式的電腦系統可以與DFM系統一起運作，第21圖為上述實施例中裝有DFM系統之電腦系統2100。此電腦系統2100通常包括處理資訊與指令用中央處理元件(CPU)或中央處理器2102、與CPU 2102連接用以傳輸資訊之位址/資料匯流排2101、與匯流排2102連接用以儲存CPU 2102用資訊與指令之揮發性記憶體2104(例如隨機存取記憶體(RAM))、以及與匯流排2101連接用以儲存CPU 2102用靜態資訊與指令之非揮發性記憶體2106(例如唯讀記憶體(ROM))。此電腦系統2100也可能包括與匯流排2101連接用以儲存資訊與指令之一或多個選擇性儲存裝置2108。儲存裝置或資料儲存裝置2108可能包括一或多個電腦可讀取之可移除式磁性或光學儲存媒體。這些揮發性記憶體2104、非揮發性記憶體2106、以及/或儲存裝置2108之組合包含或儲存描述上述IDMP元件或程序之資料結構，然而IDMP並不限定只能儲存於這些裝置中。
電腦系統2100也可能包括至少一台與匯流排2101連接用以顯示資訊給電腦系統2100使用者之選擇性顯示裝置2110。實施例中之電腦系統2100可能更包括一或多個與匯流排2101連接用以傳送資訊與命令選擇至CPU 2102之選擇性輸入裝置2112。此外，電腦系統2100可能包括與匯流排2101連接用以傳輸使用者輸入資訊與命令選擇至CPU 2102之選擇性游標控制或指向裝置2114。電腦系統2100可能更包括一或多個與匯流排2101連接用以與其他電腦系統溝通之選擇信訊號傳輸裝置2116(例如發送器、接收器、數據機等等)。
此處所描述之DFM系統觀念可以功能可程式化方式實作成各種電路，包括可程式化邏輯裝置(PLD)，例如場可程式化邏輯閘陣列(FPGA)、可程式化陣列邏輯(PAL)裝置，電子可程式化邏輯與記憶體裝置以及標準單元裝置以及特殊應用積體電路(ASIC)。其他可以實現此DFM系統觀念之方法包括：具有記憶體之微控制器(例如電子可清除程式化唯讀記憶體(EEPROM))、嵌入式微處理器、韌體、軟體等等。再者，此DFM系統觀念也可以具有以軟體為基礎進行電路模擬之微處理器、離散邏輯元件(序列與組合)、客製化裝置、模糊(類神經)邏輯、量子裝置、以及上述各種裝置之混合。這些基本的裝置技術可以各種不同的元件型式提供，例如金屬氧化半導體場效應電晶體(MOSFET)技術之互補金屬氧化半導體(CMOS)、二極體技術之射極耦合邏輯(ECL)、聚合物技術(例如共軛矽聚合物與共軛金屬聚合物 結構)、類比與邏輯之混合等等。
必須注意到本發明揭露之各種系統與方法之元件可以使用電腦輔助設計工具加以描述與表示成在各種電腦可讀取媒體中以其行為模式、暫存器傳輸、邏輯元件、電晶體、佈局幾何以及/或其他特性型式實現之資料與/或指令。可以實現此電路表示之檔案與其他物件的格式包括支援行為語言之格式，例如C、Verilog與HLDL，支援暫存器層級描述語言之格式，例如RTL，以及支援幾何描述語言之格式，例如GDSII、GDSIII、GDSIV、CIF、MEBES以及其他任何合適的格式與語言，然而並不局限於這些範疇。
可以實現這些格式化資料與/或指令之電腦可讀取媒體包括各種不同型式之非揮發性儲存媒體(例如光學、磁性或半導體儲存媒體)以及透過無線、光學或有限訊號媒體傳送這些格式化資料與/或指令之載波，或者上述之任意組合，然而並不局限於這些範疇。使用載波傳輸這些格式化資料與/或指令之範例包括透過一或多種資料傳輸協定(例如HTTP、FTP、SMTP等等)在網際網路與/或其他電腦網路傳輸(上傳、下載、電子郵件等等)，然而並不局限於這些範疇。當電腦系統透過一或多種電腦可讀取媒體接收到這些資料時，描述上述系統與方法之資料與/或指令可以被此電腦系統內之處理元件(例如一或多個處理器)與一或多個其他電腦程式一併執行，這些程式包括網絡列表產生程式、配置與佈線程式等等，然而並不局限於這些範疇。
除非文中有特別明確說明，否則整個說明與專利申請範圍中之字眼“包含”、“含有”等等皆為包含的意思，為排除或沒有的相反意思；也就是說“包含，但不侷限於此”的意思。使用單數或複數之單字也分別包含複數或單數在內。此外，用語“此處”、“爾後”、“上述”、“下面”以及類似的用語是指參考整個發明而非參考本發明的特定部分。當使用“或”用語在兩個或多個項目時，此用語包含緊隨在此用語之後所有的表示：列表中任意的項目、列表中所有項目以及列表中項目的任意組合。
上述DFM系統展示實施例並非限制此DFM系統只能具有本發明揭露之確切型式。此處所描述之DFM系統在特定實施例中僅作為說明範例，以業界熟知技藝將可以瞭解各種等效的修改都屬於本DFM系統的發明範疇。此處提供之DFM系統教學可以應用至其他處理系統與方法，並不侷限於上述之系統與方法。
上述各個實施例之元件與行為可相互結合進而提供更多之實施例。此DFM系統的這些或其他變化皆包含在上述詳細說明範疇內。
一般而言，在下列專利申請範圍中，必須瞭解到所使用之名詞並非將此DFM系統限制在本發明揭露之特定實施例，然而必須瞭解到其包括在此專利申請範圍下所有的系統與方法。因此本DFM系統並不侷限於本發明揭露內容，本DFM系統之範疇完全取決於專利申請範圍。
儘管本DFM系統的某些觀念是在某些專利申請項目中 描述，然而這些觀念也包含在任一專利申請項目中。舉例來說，當此系統的某一觀念是以機器可讀取媒體實現時，其他觀念亦可以機器可讀取媒體實現。因此發明者在發表此發明後保有權力追加額外的專利申請項目以包含此DFM系統的其他觀念。
202‧‧‧計算電路設計繪圖佈局之預估變異
204‧‧‧將互連變異轉換成寄生變異
206‧‧‧將裝置變異轉換成裝置參數變異
208‧‧‧使用寄生變異與裝置參數變異資訊預估電路設計之運作參數變異
2100‧‧‧電腦系統
2101‧‧‧匯流排
2102‧‧‧處理器
2104‧‧‧揮發性記憶體
2106‧‧‧非揮發性記憶體
2108‧‧‧儲存裝置
2110‧‧‧顯示裝置
2112‧‧‧輸入裝置
2114‧‧‧指向裝置
2116‧‧‧訊號傳輸裝置
第1圖展示以先前技藝所製造之晶片在繪圖設計資料與最終製造變動間之比較。
第2圖為本發明一實施例整合或合併製造變動於IC分析之中之流程圖。
第3圖展示在一實施例中，實際繪圖形狀與預測製造所產生之對應形狀。
第4圖展示製造期間所產生活性擴散與多晶矽層間之製程錯位。
第5圖展示製造期間所產生接觸與多晶矽層間之製程錯位。
第6圖展示具有曼哈頓幾何形狀之MOS電晶體參數化表示。
第7圖展示具有形狀失真或以矩形邊界參數表示便一支MOS電晶體。
第8圖為依據一實施例將裝置變異模型化之流程圖。
第9圖展示使用理想繪圖佈局形狀計算之分散式RC網絡連接兩個曼哈頓形狀線路。
第10圖展示互連因為形狀失真在空間變異下相對於 RC參數之寄生變化(△R與△C)實施例。
第11圖展示分段互連，其包含兩段具有形狀變異之子線段，以子線段寬度(w1 ,w2 )與長度(l1 ,l2 )表示。
第12圖展示一實施例終將互連子線段切分成數個分格。
第13圖展示使用於預先特徵化電容用之參數化鄰近線路組配實施例。
第14圖為一實施例中將互連對緊鄰線路與對地之電容特性化之電容方程式表格(參數化)。
第15圖為將製造變異(例如裝置變異、互連變異等等)整合至積體電路時序與訊號完整性(雜訊)分析之實施例流程圖。
第16A圖展示具有額定裝置參數與線路寄生，以額定延遲td 與斜率ts 表示之標準元件。
第16B圖展示具有額定裝置參數與線路寄生，以額定延遲td1 與斜率ts1 表示之經修改元件實施例。
第17A圖展示具有額定裝置參數與線路寄生之標準元件在其輸出端因為輸入雜訊與切換狀態產生之額定雜訊。
第17B圖展示具有考量製造變異之經修改的裝置參數與線路寄生修改元件在其輸出端因為輸入雜訊與切換狀態產生之經修改的雜訊實施例。
第18圖為展示整合製造變異(例如裝置變異、互連變異等等)至積體電路漏功率分析之流程圖實施例。
第19A圖展示具有額定裝置參數標準元件之汲取漏電 流Ioff1 。
第19B圖展示考量製造變異，具有經修改的裝置參數之經修改的元件汲取漏電流Ioff2 實施例。
第20圖展示在一實施例中用以判定一邏輯閘輸入端可能產生邏輯狀態1之輸入狀態發生機率傳遞連接圖。
第21圖為裝有DFM系統之電腦系統2100實施例。
202‧‧‧計算電路設計繪圖佈局之預估變異
204‧‧‧將互連變異轉換成寄生變異
206‧‧‧將裝置變異轉換成裝置參數變異
208‧‧‧使用寄生變異與裝置參數變異資訊預估電路設計之運作參數變異

Claims (71)

  1. 一種補償製造缺陷之方法，包含：接收具有包括多個裝置及多個互連體之一佈局之一電路設計；計算一裝置或互連體之一製造變異，其中該製造變異係由於該裝置或互連體上之一鄰近裝置或互連體之製造效應；修改該電路設計以補償該製造變異，從而產生一經修改電路設計，其中修改該電路設計包含藉由施加該製造變異至在該電路設計內之一單元以修改該單元；以及儲存該經修改電路設計於一非暫時性電腦可讀儲存媒體；其中該製造變異包括一電容變異，以及其中判定該電容變異包含：切分每一互連體成矩形子區段，其中每一子區段係以至少一維度表示；切分該等子區段成多個分格；以及基於放置在該等多個分格之每一其它分格上之一單位電荷，計算每一分格之電位係數；產生包括每一互連體之全部分格之電位係數之一電位矩陣；藉由反矩陣該電位矩陣來產生一電容矩陣，該電容矩陣包括該互連體之全部分格之電容；以及藉由使用該電容矩陣之資訊來加總該等子區段之 對應分格間之電容來判定任一對子區段間之電容。
  2. 如申請專利範圍第1項所述之方法，進一步包含計算自該經修改電路設計之模擬操作的一效能變異。
  3. 如申請專利範圍第2項所述之方法，其中該效能變異包括時序。
  4. 如申請專利範圍第3項所述之方法，其中該時序包括一訊號時序延遲。
  5. 如申請專利範圍第2項所述之方法，其中該效能變異包括訊號完整性。
  6. 如申請專利範圍第5項所述之方法，其中該訊號完整性包括該等裝置之一或多個臨界電壓與輸出電阻。
  7. 如申請專利範圍第2項所述之方法，其中該效能變異包括功率消耗。
  8. 如申請專利範圍第7項所述之方法，其中該功率消耗包括由該等裝置所汲取之關閉狀態電流。
  9. 如申請專利範圍第1項所述之方法，其包含選擇一組該電路設計之標準單元以決定一預測變異，其中該等標準單元是從該電路設計中之多個標準單元選出。
  10. 如申請專利範圍第9項所述之方法，其包含：對該等多個標準單元進行時序分析，該時序分析產生每一標準單元之時序差量，該時序分析是在產生該經修改電路設計之前執行；以及選擇任一標準單元之時序差量低於一第一臨界值之群組。
  11. 如申請專利範圍第9項所述之方法，其包含：對該等多個標準單元進行雜訊分析，該雜訊分析產生每一標準單元之雜訊值，該雜訊分析是在產生該經修改電路設計之前執行；以及選擇任一標準單元之雜訊值超過一第二臨界值之群組。
  12. 如申請專利範圍第9項所述之方法，其包含：藉由修改該電路設計內之該組之標準單元來將一寄生變異與一變異施加至該標準單元以產生一經修改的標準單元；藉由施加該寄生變異至一線路負載以產生一經修改的線路負載；供應一輸入波形至該經修改的標準單元與該經修改的線路負載；及決定該經修改的標準單元之該預測變異，該效能變異包括通過該經修改的標準單元之延遲與該經修改的標準單元之輸出波形。
  13. 如申請專利範圍第12項所述之方法，其包含：藉由修改該電路設計內之該組之一第二標準單元來將該寄生變異與該裝置變異施加至該電路設計之該第二標準單元以產生一第二經修改的標準單元，其中該第二經修改的標準單元為以設計資料之拓樸透悉方式緊鄰該經修改的標準單元之後之下一實例；提供該輸出波形作為該第二經修改的標準單元與 該經修改的線路負載之輸入波形；以及決定該第二經修改的標準單元之該預測變異，效能參數包括通過該第二經修改的標準單元之一第二延遲與該第二經修改的標準單元之一第二輸出波形。
  14. 如申請專利範圍第12項所述之方法，其包含：施加一雜訊波形至該經修改的標準單元之輸入；以及決定該經修改的標準單元之該預測變異，該效能變異包括該經修改的標準單元之輸出之雜訊振幅。
  15. 如申請專利範圍第1項所述之方法，其包含：接收該電路設計之每一個標準單元之時序分析，該時序分析包括該每一標準單元之時序差量，該時序分析是在產生該經修改電路設計之前執行；以及判定該每一標準單元之漏功率，該漏功率之判定是在產生該經修改電路設計之前執行。
  16. 如申請專利範圍第15項所述之方法，其包含：藉由修改該電路設計內之每一標準單元來施加一第二變異，進而產生對應每一標準單元之經修改的標準單元；以及經由判定該每一經修改的標準單元之漏功率來決定一預測變異。
  17. 如申請專利範圍第16項所述之方法，其包含決定該每一標準單元之漏功率變異。
  18. 如申請專利範圍第17項所述之方法，其中決定該漏功率 變異包括將該每一標準單元之漏功率與該每一經修改的標準單元之漏功率作比較。
  19. 如申請專利範圍第17項所述之方法，其中該漏功率變異包括由該標準單元所汲取之關閉狀態電流的變化。
  20. 如申請專利範圍第17項所述之方法，其中決定該漏功率變異包括以預測由給定該第二變異之該標準單元所汲取之關閉狀態電流之一裝置模型來取代該標準單元中之裝置。
  21. 如申請專利範圍第16項所述之方法，其中決定一單元之漏功率包括一或多個該標準單元，該經修改的標準單元包含：判定該單元之輸入邏輯狀態，該輸入邏輯狀態包括該單元之每一輸入接腳之至少一個邏輯狀態；及決定通過該等輸入邏輯狀態之平均漏功率。
  22. 如申請專利範圍第21項所述之方法，其中決定通過該等輸入邏輯狀態之平均漏功率包含：決定在該每一邏輯狀態下所汲取之漏電流；以及決定該每一邏輯狀態之發生機率。
  23. 如申請專利範圍第22項所述之方法，其包含：將在該每一邏輯狀態下所汲取之漏電流乘以該每一邏輯狀態之發生機率來產生該每一邏輯狀態之加權平均漏電流；以及將所有該等邏輯狀態之該加權平均漏電流加總。
  24. 如申請專利範圍第1項所述之方法，其中該電路設計包 括該電路之佈局之繪圖。
  25. 一種組配來補償製造缺陷之電腦輔助設計系統，其包含：一處理器；連接至該處理器之一記憶體；以及一非暫時性電腦可讀儲存媒體，其具有內嵌之指令，該等指令組配來致使該處理器執行下列操作：接收一電路設計，該電路設計具有包括多個裝置及多個互連體之一佈局；計算一裝置或互連體之一製造變異，其中該製造變異係由於該裝置或互連體上之一鄰近裝置或互連體之製造效應；以及修改該電路設計以補償該製造變異，從而產生一經修改電路設計，其中修改該電路設計包含藉由施加該製造變異至至少一單元以修改該電路設計內之該單元；其中該製造變異包括一電容變異，以及其中判定該電容變異之操作包含：切分每一互連體成矩形子區段，其中每一子區段係以至少一維度表示；切分該等子區段成多個分格；以及基於放置在該等多個分格之每一其它分格上之一單位電荷，計算每一分格之電位係數；產生包括每一互連體之全部分格之電位係數之一電位矩陣； 藉由反矩陣該電位矩陣來產生一電容矩陣，該電容矩陣包括該互連體之全部分格之電容；以及藉由使用該電容矩陣之資訊來加總該等子區段之對應分格間之電容來判定任一對子區段間之電容。
  26. 一種用於設計電路之方法，其包含：接收一電路之設計資料，該設計資料包括含有一第一參數之裝置模型，該等裝置模型表示該電路之一或多個裝置；在跨過一閘寬度之多個位置之每一位置上產生一電流密度之一第一方程式，其中產生該第一方程式之步驟係於電腦上執行；使用該第一方程式來產生表示該第一參數與一變動參數之加總之一等效參數，該等效參數說明該裝置中之空間變異；產生與一裝置參數對應之該變動參數，其中產生之該變動參數係用以維持該裝置在一運作條件下之運作行為；以及將該裝置模型之該參數以該等效參數取代來修改該裝置模型以產生一經修改的裝置模型。
  27. 如申請專利範圍第26項所述之方法，其中該第一方程式包括該裝置在每一位置之電流分佈、應力效應、摻雜物分布與邊緣效應之資訊。
  28. 如申請專利範圍第27項所述之方法，其包含產生汲極-源極電流對照表，其包括越過閘長度與閘寬度之範圍的 該裝置之一或多個的閘長度及閘寬度之汲極-源極電流。
  29. 如申請專利範圍第28項所述之方法，其包含將針對電流密度之該第一方程式對跨過該閘寬度作積分以產生一第二方程式，其中該第二方程式表示作為該閘寬度之函數的電流。
  30. 如申請專利範圍第29項所述之方法，其包含將該每一位置之汲極-源極電流與該第二方程式適配，以決定該第二方程式之係數，其中該汲極-源極電流為該閘寬度之函數。
  31. 如申請專利範圍第30項所述之方法，其包含產生具有包括該係數之第一方程式之一第三方程式。
  32. 如申請專利範圍第30項所述之方法，其中該汲極-源極電流係導通狀態汲極-源極電流。
  33. 如申請專利範圍第30項所述之方法，其中該汲極-源極電流係關閉狀態汲極-源極電流。
  34. 如申請專利範圍第27項所述之方法，進一步包含自該第二方程式決定該第一方程式之係數。
  35. 如申請專利範圍第34項所述之方法，其包含將該裝置切分成多個部分裝置，其中每一部分裝置的寬度為部分閘寬度，其中每一部分裝置之部分閘長度實質上等於該部分之幾何閘長度。
  36. 如申請專利範圍第35項所述之方法，其包含將該第一方程式跨過該部分裝置之部分閘寬度作積分，以決定部分 裝置之部分電流，其中該部分電流為由該部分裝置所汲取之電流。
  37. 如申請專利範圍第36項所述之方法，其包含將全部部分裝置之部分電流加總以決定由該裝置所汲取之總電流。
  38. 如申請專利範圍第37項所述之方法，其包含：從該對照表中找出與由該裝置所汲取之該總電流實質相等之電流值以決定該等效參數；以及從該對照表中選出與該電流值對應之閘長度作為等效之裝置長度。
  39. 如申請專利範圍第28項所述之方法，自該第二方程式決定該第一方程式之係數。
  40. 如申請專利範圍第28項所述之方法，其中該汲極-源極電流係關閉狀態汲極-源極電流。
  41. 如申請專利範圍第26項所述之方法，其中該設計資料包括該電路之一佈局之繪圖，以及其中該繪圖包括預測製造IC時會產生之形狀失真。
  42. 一種電腦輔助設計系統，包含：組配來接收一電路之設計資料之一輸入裝置，該設計資料包括含有一第一參數之裝置模型，該等裝置模型表示該電路之一或多個裝置；一電腦可讀媒體，通訊地耦接至該輸入裝置以及一處理器，該電腦可讀媒體具有電腦可執行程式碼內嵌其中，該電腦可執行程式碼組配來致使該電腦輔助設計系統以執行下列功能： 在跨過一閘寬度之多個位置之每一位置上產生一電流密度之一第一方程式；使用該第一方程式來產生表示該第一參數與一變動參數之加總之一等效參數，該等效參數說明該裝置中之空間變異；產生對應於一裝置之參數之該變動參數，其中產生之該變動參數用以維持該裝置在一運作條件下之運作行為；以及將該裝置模型之參數以該等效參數取代，來修改該裝置模型以產生一經修改的裝置模型；以及一輸出裝置，其通訊地耦接至該電腦可讀媒體和該處理器，以及組配來提供該經修改的裝置模型。
  43. 如申請專利範圍第42項所述之系統，其中該第一方程式包括在每一位置之電流分佈、應力效應、摻雜物分布與邊緣效應之資訊。
  44. 如申請專利範圍第43項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行產生汲極-源極電流之對照表的功能，該汲極-源極電流包括越過閘長度及閘寬度之範圍的該裝置之一或多個的閘長度和閘寬度之汲極-源極電流。
  45. 如申請專利範圍第44項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將針對電流密度之該第一方程式跨越該閘寬度作積分以 產生一第二方程式的功能，其中該第二方程式表示電流作為該閘寬度之函數。
  46. 如申請專利範圍第45項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將該每一位置之汲極-源極電流與該第二方程式作適配，以決定該第二方程式之係數的功能，其中該汲極-源極電流為該閘寬度之函數。
  47. 如申請專利範圍第46項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行產生具有包括該係數之第一方程式之一第三方程式的功能。
  48. 如申請專利範圍第47項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將該裝置切分成多個部分裝置的功能，其中每一部分裝置的寬度為部分閘寬度，其中每一部分裝置之部分閘長度實質上等於該部分之幾何閘長度。
  49. 如申請專利範圍第48項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將該第一方程式跨越該部分裝置之部分閘寬度作積分以決定部分裝置之部分電流的功能，其中該部分電流為由該部分裝置所汲取之電流。
  50. 如申請專利範圍第49項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將全部部分裝置之部分電流加總以決定由該裝置所汲取 之總電流的功能。
  51. 如申請專利範圍第50項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行以下功能：從該對照表中找出與由該裝置所汲取總電流實質相等之電流值以決定該等效參數；以及從該對照表中選出與該電流值對應之閘長度作為等效之裝置長度。
  52. 如申請專利範圍第46項所述之系統，其中該汲極-源極電流係導通狀態汲極-源極電流。
  53. 如申請專利範圍第46項所述之系統，其中該汲極-源極電流係關閉狀態汲極-源極電流。
  54. 如申請專利範圍第43項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行自該第二方程式決定用於該第一方程式之係數的功能。
  55. 如申請專利範圍第42項所述之系統，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行自該第二方程式決定用於該第一方程式之係數的功能。
  56. 如申請專利範圍第42項所述之系統，其中該汲極-源極電流係關閉狀態汲極-源極電流。
  57. 一種包含電腦可用媒體之電腦程式產品，該電腦可用媒體具有內嵌其中之電腦可執行程式碼，用以致動電腦裝置執行以下功能：接收一電路之設計資料，該設計資料包括含有一第 一參數之裝置模型，該等裝置模型表示該電路之一或多個裝置；在跨過一閘寬度之多個位置之每一位置上產生一電流密度之一第一方程式；使用該第一方程式來產生表示該第一參數與一變動參數之加總之一等效參數，該等效參數說明該裝置中之空間變異；產生對應於一裝置之參數之該變動參數，其中產生之該變動參數係用以維持該裝置在一運作條件下之運作行為；以及將該裝置模型之參數以該等效參數取代來修改該裝置模型以產生一經修改的裝置模型。
  58. 如申請專利範圍第57項所述之電腦程式產品，其中該第一方程式包括該裝置在每一位置之電流分佈、應力效應、摻雜物分布與邊緣效應之資訊。
  59. 如申請專利範圍第58項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使一電腦輔助設計系統執行產生汲極-源極電流之對照表的功能，該汲極-源極電流包括越過閘長度及閘寬度之範圍的該裝置之一或多個的閘長度和閘寬度之汲極-源極電流。
  60. 如申請專利範圍第59項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將針對電流密度之該第一方程式跨越該閘寬度作積分以產生一第二方程式的功能，其中該第二方程式 表示作為該閘寬度之函數之電流。
  61. 如申請專利範圍第60項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將每一位置之汲極-源極電流與該第二方程式適配以決定該第二方程式之係數的功能，其中該汲極-源極電流為該閘寬度之函數。
  62. 如申請專利範圍第61項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行產生具有包括該係數之第一方程式之一第三方程式的功能。
  63. 如申請專利範圍第62項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將該裝置切分成多個部分裝置的功能，其中每一部分裝置的寬度為部分閘寬度，其中每一部分裝置之部分閘長度實質上等於該部分之幾何閘長度。
  64. 如申請專利範圍第63項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將該第一方程式跨越該部分裝置之部分閘寬度作積分以決定部分裝置之部分電流的功能，其中該部分電流為由該部分裝置所汲取之電流。
  65. 如申請專利範圍第64項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行將全部部分裝置之部分電流加總以決定由該裝置所汲取之總電流的功能。
  66. 如申請專利範圍第65項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行以下功能：從該對照表中找出與由該裝置所汲取總電流實質相等之電流值以決定該等效參數；以及從該對照表中選出與該電流值對應之閘長度作為等效之裝置長度。
  67. 如申請專利範圍第61項所述之電腦程式產品，其中該汲極-源極電流係導通狀態汲極-源極電流。
  68. 如申請專利範圍第61項所述之電腦程式產品，其中該汲極-源極電流係關閉狀態汲極-源極電流。
  69. 如申請專利範圍第58項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行自該第二方程式決定該第一方程式之係數的功能。
  70. 如申請專利範圍第57項所述之電腦程式產品，其中該電腦可執行程式碼進一步組配來致使該電腦輔助設計系統執行自該第二方程式決定用於該第一方程式之係數的功能。
  71. 如申請專利範圍第57項所述之電腦程式產品，其中該汲極-源極電流係關閉狀態汲極-源極電流。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI604326B (zh) * 2016-10-27 2017-11-01 財團法人工業技術研究院 基於fpga之系統功率評估裝置與方法
TWI802941B (zh) * 2020-08-11 2023-05-21 南亞科技股份有限公司 標準單元建立方法

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7617465B1 (en) 2004-09-16 2009-11-10 Cadence Design Systems, Inc. Method and mechanism for performing latch-up check on an IC design
US20060190863A1 (en) * 2005-02-09 2006-08-24 Valery Axelrad Method for improving accuracy of MOSFET models used in circuit simulation integrated circuits
US7395516B2 (en) * 2005-05-20 2008-07-01 Cadence Design Systems, Inc. Manufacturing aware design and design aware manufacturing
US7712064B2 (en) * 2005-05-20 2010-05-04 Cadence Design Systems, Inc. Manufacturing aware design of integrated circuit layouts
TWI463344B (zh) * 2005-10-24 2014-12-01 Cadence Design Systems Inc 積體電路時序、雜訊、及功率分析技術
US7401310B1 (en) * 2006-04-04 2008-07-15 Advanced Micro Devices, Inc. Integrated circuit design with cell-based macros
US7788611B2 (en) * 2006-06-29 2010-08-31 Stmicroelectronics S.R.L. Method for modeling large-area transistor devices, and computer program product therefor
JP4999379B2 (ja) * 2006-07-10 2012-08-15 フリースケール セミコンダクター インコーポレイテッド 半導体集積回路設計方法、半導体集積回路設計装置
US8473876B2 (en) * 2006-07-21 2013-06-25 Synopsys, Inc. Lithography aware timing analysis
US8572523B2 (en) 2006-07-21 2013-10-29 Synopsys, Inc. Lithography aware leakage analysis
US7949907B2 (en) * 2006-10-03 2011-05-24 Wipro Limited Method and device for data communication
JP2008112383A (ja) * 2006-10-31 2008-05-15 Fujitsu Ltd 半導体集積回路設計方法、および設計プログラム
US8275596B2 (en) * 2006-12-08 2012-09-25 Globalfoundries Inc. Method for robust statistical semiconductor device modeling
JP4846605B2 (ja) * 2007-01-19 2011-12-28 富士通セミコンダクター株式会社 タイミング検証方法、及びタイミング検証装置
KR100874918B1 (ko) * 2007-03-02 2008-12-19 삼성전자주식회사 응력 영향을 고려한 집적회로 시뮬레이션 방법
US7739095B2 (en) * 2007-03-13 2010-06-15 Synopsys, Inc. Method for determining best and worst cases for interconnects in timing analysis
US8682466B2 (en) * 2007-05-04 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic virtual metrology for semiconductor wafer result prediction
US7904861B2 (en) * 2007-06-13 2011-03-08 International Business Machines Corporation Method, system, and computer program product for coupled noise timing violation avoidance in detailed routing
US20090013292A1 (en) * 2007-07-03 2009-01-08 Mentor Graphics Corporation Context dependent timing analysis and prediction
JP2009026829A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及びマスクデータ作成プログラム
JP2009025914A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計プログラム
JP2009025891A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計プログラム
TWI475415B (zh) * 2007-07-23 2015-03-01 Synopsys Inc 架構之實體合成
US7941679B2 (en) 2007-08-10 2011-05-10 Atrenta, Inc. Method for computing power savings and determining the preferred clock gating circuit of an integrated circuit design
US7926018B2 (en) * 2007-09-25 2011-04-12 Synopsys, Inc. Method and apparatus for generating a layout for a transistor
JP5034933B2 (ja) * 2007-12-26 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法
US20090293024A1 (en) * 2008-05-23 2009-11-26 Richard Scott Brink Detecting Circuit Design Limitations and Stresses Via Enhanced Waveform and Schematic Display
US8086978B2 (en) * 2008-06-20 2011-12-27 Cadence Design Systems, Inc. Method and system for performing statistical leakage characterization, analysis, and modeling
US20100033393A1 (en) * 2008-08-07 2010-02-11 Wilocity, Ltd. Techniques for Mounting a Millimeter Wave Antenna and a Radio Frequency Integrated Circuit Onto a PCB
US8255196B2 (en) * 2008-08-25 2012-08-28 Fujitsu Limited Constructing a replica-based clock tree
US8086983B2 (en) * 2008-09-30 2011-12-27 Cadence Design Systems, Inc. Method and system for performing improved timing window analysis
US8069432B2 (en) * 2008-09-30 2011-11-29 Cadence Design Systems, Inc. Method and system for performing statistical leakage characterization, analysis, and modeling
US8001494B2 (en) * 2008-10-13 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Table-based DFM for accurate post-layout analysis
US8151240B2 (en) * 2009-04-01 2012-04-03 International Business Machines Corporation Effective gate length circuit modeling based on concurrent length and mobility analysis
US9672315B2 (en) * 2009-08-05 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Optimization for circuit migration
US8239794B2 (en) * 2009-09-29 2012-08-07 International Business Machines Corporation System and method for estimating leakage current of an electronic circuit
US8543958B2 (en) * 2009-12-11 2013-09-24 Synopsys, Inc. Optical proximity correction aware integrated circuit design optimization
US8239799B2 (en) * 2010-01-07 2012-08-07 Freescale Semiconductor, Inc. Placing filler cells in device design based on designation of sensitive feature in standard cell
US8359558B2 (en) * 2010-03-16 2013-01-22 Synopsys, Inc. Modeling of cell delay change for electronic design automation
US8515724B2 (en) * 2010-06-22 2013-08-20 International Business Machines Corporation Technology computer-aided design (TCAD)-based virtual fabrication
US8196086B2 (en) * 2010-07-21 2012-06-05 Lsi Corporation Granular channel width for power optimization
US8832629B2 (en) 2010-07-23 2014-09-09 Freescale Semiconductor, Inc. Method for optimising cell variant selection within a design process for an integrated circuit device
EP2456152B1 (en) * 2010-11-17 2017-01-11 Nxp B.V. Integrated circuit for emulating a resistor
CN102129492B (zh) * 2011-03-02 2013-01-02 北京华大九天软件有限公司 集成电路中器件相关噪声的仿真方法
US10192859B2 (en) 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8542032B1 (en) * 2012-01-06 2013-09-24 Altera Corporation Integrated circuits with interconnect selection circuitry
US8584066B1 (en) * 2012-09-04 2013-11-12 GlobalFoundries, Inc. System and method for generating a wire model
US8832619B2 (en) 2013-01-28 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Analytical model for predicting current mismatch in metal oxide semiconductor arrays
US9058452B1 (en) * 2013-04-23 2015-06-16 Avery Design Systems, Inc. Systems and methods for tracing and fixing unknowns in gate-level simulation
US8762922B1 (en) * 2013-10-13 2014-06-24 Freescale Semiconductor, Inc. System for reducing leakage power of electronic circuit
US9563734B2 (en) * 2014-01-08 2017-02-07 Taiwan Semiconductor Manufacturing Company Ltd. Characterizing cell using input waveform generation considering different circuit topologies
JP6102823B2 (ja) * 2014-05-14 2017-03-29 信越半導体株式会社 Ｓｏｉ基板の評価方法
TWI505119B (zh) * 2014-07-02 2015-10-21 Wistron Neweb Corp 電路佈局裝置以及電路佈局方法
CN105447214B (zh) * 2014-09-01 2020-05-22 台湾积体电路制造股份有限公司 器件参数的确定方法和装置
CN105808806B (zh) * 2014-12-31 2019-05-31 瑞昱半导体股份有限公司 集成电路的时序分析方法及集成电路的时序分析装置
US10361190B2 (en) * 2015-07-15 2019-07-23 Mediatek Inc. Standard cell circuitries
US9697310B2 (en) * 2015-11-02 2017-07-04 Winbond Electronics Corporation Level faults interception in integrated circuits
US10860771B2 (en) * 2016-02-08 2020-12-08 Chaologix, Inc. Side channel aware automatic place and route
US10515167B2 (en) 2016-08-05 2019-12-24 Synopsys, Inc. Cell-aware defect characterization and waveform analysis using multiple strobe points
US10127340B2 (en) * 2016-09-30 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
US10599798B1 (en) * 2017-01-06 2020-03-24 Ansys, Inc. Double glitch capture mode power integrity analysis
US10482212B2 (en) * 2017-02-23 2019-11-19 Synopsys, Inc. Automated resistance and capacitance extraction and netlist generation of logic cells
KR102402673B1 (ko) * 2017-04-28 2022-05-26 삼성전자주식회사 Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
CN117272924A (zh) 2017-04-28 2023-12-22 三星电子株式会社 设计集成电路的方法
KR102416490B1 (ko) * 2017-06-15 2022-07-04 삼성전자 주식회사 와이어의 공정 변이를 고려한 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
CN107818232B (zh) * 2017-11-23 2019-10-15 北京航空航天大学 基于负载容量模型的集成电路关键部件确定方法
WO2019244154A1 (en) * 2018-06-19 2019-12-26 Proteantecs Ltd. Efficient integrated circuit simulation and testing
US10776543B2 (en) 2018-06-25 2020-09-15 International Business Machines Corporation Automated region based optimization of chip manufacture
US11501049B1 (en) * 2018-09-28 2022-11-15 Cadence Design Systems, Inc. Systems and methods for modeling interactions of power and signals in a multi-layered electronic structure
CN109145517B (zh) * 2018-10-08 2022-10-28 华大恒芯科技有限公司 一种芯片设计工程改变命令eco方法
CN111797584B (zh) * 2019-03-21 2024-03-19 复旦大学 基于fpga和cpu异构计算的随机行走寄生电容参数提取方法
US11475168B2 (en) * 2019-07-23 2022-10-18 University Of Florida Research Foundation, Inc. CAD framework for power side-channel vulnerability assessment
US11651194B2 (en) * 2019-11-27 2023-05-16 Nvidia Corp. Layout parasitics and device parameter prediction using graph neural networks
US11836425B2 (en) * 2020-02-18 2023-12-05 Synopsys, Inc. Engineering change orders with consideration of adversely affected constraints
CN111488717B (zh) * 2020-04-15 2022-06-10 飞腾信息技术有限公司 标准单元时序模型的抽取方法、装置、设备及存储介质
US11283349B2 (en) 2020-04-23 2022-03-22 Nvidia Corp. Techniques to improve current regulator capability to protect the secured circuit from power side channel attack
US11507704B2 (en) 2020-04-23 2022-11-22 Nvidia Corp. Current flattening circuit for protection against power side channel attacks
US11651131B2 (en) * 2020-06-26 2023-05-16 Synopsys, Inc. Glitch source identification and ranking
CN112214097B (zh) * 2020-10-20 2021-11-05 飞腾信息技术有限公司 减少低阈值单元的实现方法、装置、设备及存储介质
CN112287626B (zh) * 2020-10-26 2022-05-06 浙江大学 基于静态时序信息的开关电流模型拟合功耗变化波形方法
CN114330191B (zh) * 2022-03-08 2022-06-10 上海国微思尔芯技术股份有限公司 一种信号复用传输的方法及装置
CN116184053A (zh) * 2023-05-04 2023-05-30 皇虎测试科技(深圳)有限公司 一种量化测试芯片工作噪声的方法、装置、介质和设备
CN116467980B (zh) * 2023-06-19 2023-09-05 杭州行芯科技有限公司 标准单元电路的参数求解方法、电子设备及存储介质
CN117149553B (zh) * 2023-10-31 2024-01-30 零壹半导体技术(常州)有限公司 用于芯片ft和cp测试用信号传输参数预测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200405184A (en) * 2002-06-07 2004-04-01 Praesagus Inc Characterization and reduction of variation for integrated circuits
TW589551B (en) * 2001-12-25 2004-06-01 Nec Electronics Corp Design method for integrated circuit chips
US20050108666A1 (en) * 2003-11-06 2005-05-19 Li-Fu Chang Delta information design closure in integrated circuit fabrication

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827428A (en) * 1985-11-15 1989-05-02 American Telephone And Telegraph Company, At&T Bell Laboratories Transistor sizing system for integrated circuits
US4904569A (en) * 1986-08-08 1990-02-27 Hitachi, Ltd. Method of forming pattern and projection aligner for carrying out the same
US5293216A (en) * 1990-12-31 1994-03-08 Texas Instruments Incorporated Sensor for semiconductor device manufacturing process control
JPH05198678A (ja) 1991-11-12 1993-08-06 Fujitsu Ltd 半導体集積回路のレイアウト方法およびレイアウト装置
JPH06149925A (ja) 1992-11-16 1994-05-31 Mitsubishi Electric Corp 回路シミュレーション装置
JPH0756976A (ja) 1993-08-23 1995-03-03 Mitsubishi Electric Corp 論理回路のシミュレーション装置
US5880967A (en) * 1995-05-01 1999-03-09 Synopsys, Inc. Minimization of circuit delay and power through transistor sizing
JPH096831A (ja) 1995-06-26 1997-01-10 Matsushita Electric Ind Co Ltd 半導体回路用パタンレイアウト生成方法および生成装置
US5764532A (en) * 1995-07-05 1998-06-09 International Business Machines Corporation Automated method and system for designing an optimized integrated circuit
JP2877071B2 (ja) * 1996-04-12 1999-03-31 日本電気株式会社 遅延エラー改善方式
JP3346982B2 (ja) * 1996-06-13 2002-11-18 株式会社東芝 集積回路のレイアウト生成装置及びその方法
US6014505A (en) * 1996-12-09 2000-01-11 International Business Machines Corporation Automated method for optimizing characteristics of electronic circuits
US6169968B1 (en) 1997-07-09 2001-01-02 Matsushita Electric Industrial Co., Ltd. Apparatus and method for estimating performance integrated circuit
US6425110B1 (en) * 1998-12-17 2002-07-23 International Business Machines Corporation Incremental design tuning and decision mediator
US6553338B1 (en) 1999-04-27 2003-04-22 Magma Design Automation, Inc. Timing optimization in presence of interconnect delays
US6219631B1 (en) 1999-06-09 2001-04-17 Ingenuus Corporation Method of generating R,C parameters corresponding to statistically worst case interconnect delays for computer simulation of integrated circuit designs
US6378109B1 (en) 1999-07-15 2002-04-23 Texas Instruments Incorporated Method of simulation for gate oxide integrity check on an entire IC
US6306769B1 (en) * 2000-01-31 2001-10-23 Advanced Micro Devices Use of dual patterning masks for printing holes of small dimensions
JP2001306647A (ja) * 2000-04-21 2001-11-02 Matsushita Electric Ind Co Ltd タイミング検証方法
US6618837B1 (en) 2000-09-14 2003-09-09 Cadence Design Systems, Inc. MOSFET modeling for IC design accurate for high frequencies
JP2002359176A (ja) 2001-05-31 2002-12-13 Canon Inc 照明装置、照明制御方法、露光装置、デバイス製造方法及びデバイス
KR20030009669A (ko) * 2001-07-23 2003-02-05 삼성전자주식회사 다채널 영상 부호화기 및 그 부호화 방법
JP2003076737A (ja) 2001-09-03 2003-03-14 Matsushita Electric Ind Co Ltd 回路シミュレーション方法
JP3615191B2 (ja) 2002-03-04 2005-01-26 株式会社東芝 半導体集積回路装置の設計方法、設計装置、及び設計プログラム
US6954921B2 (en) * 2002-03-05 2005-10-11 Barcelona Design, Inc. Method and apparatus for automatic analog/mixed signal system design using geometric programming
WO2003104921A2 (en) * 2002-06-07 2003-12-18 Praesagus, Inc. Characterization adn reduction of variation for integrated circuits
US7139987B2 (en) 2002-07-11 2006-11-21 Cadence Design Systems, Inc. Analog integrated circuit layout design
US7043071B2 (en) * 2002-09-13 2006-05-09 Synopsys, Inc. Soft defect printability simulation and analysis for masks
JP2004172373A (ja) 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd クロストーク修正方法
US7001693B2 (en) * 2003-02-28 2006-02-21 International Business Machines Corporation Binary OPC for assist feature layout optimization
US6892365B2 (en) * 2003-04-16 2005-05-10 International Business Machines Corporation Method for performing monte-carlo simulations to predict overlay failures in integrated circuit designs
US7051998B2 (en) * 2003-05-13 2006-05-30 Tony Sleiman Leverage hammer
US6990651B2 (en) * 2003-05-14 2006-01-24 Lsi Logic Corporation Advanced design format library for integrated circuit design synthesis and floorplanning tools
US7251800B2 (en) 2003-05-30 2007-07-31 Synplicity, Inc. Method and apparatus for automated circuit design
US7263477B2 (en) * 2003-06-09 2007-08-28 Cadence Design Systems, Inc. Method and apparatus for modeling devices having different geometries
US20050034087A1 (en) 2003-08-04 2005-02-10 Hamlin Christopher L. Method and apparatus for mapping platform-based design to multiple foundry processes
US7100134B2 (en) * 2003-08-18 2006-08-29 Aprio Technologies, Inc. Method and platform for integrated physical verifications and manufacturing enhancements
US7103434B2 (en) * 2003-10-14 2006-09-05 Chernyak Alex H PLM-supportive CAD-CAM tool for interoperative electrical and mechanical design for hardware electrical systems
JP4521640B2 (ja) 2003-11-06 2010-08-11 カデンス・デザイン・システムズ・インコーポレーテッド 集積回路製作におけるデルタ情報設計クロージャ
CN100428639C (zh) * 2003-11-21 2008-10-22 清华大学 低温极低噪声系数放大电路
US7100140B2 (en) * 2003-12-23 2006-08-29 International Business Machines Corporation Generation of graphical congestion data during placement driven synthesis optimization
US7219317B2 (en) * 2004-04-19 2007-05-15 Lsi Logic Corporation Method and computer program for verifying an incremental change to an integrated circuit design
EP1747520B1 (en) * 2004-05-07 2018-10-24 Mentor Graphics Corporation Integrated circuit layout design methodology with process variation bands
EP1745373A4 (en) * 2004-05-09 2009-04-15 Mentor Graphics Corp DEFEKTORT IDENTIFICATION FOR MICROELECTION MANUFACTURING AND VERIFICATION
JP2006318978A (ja) * 2005-05-10 2006-11-24 Toshiba Corp パターン設計方法
US7395516B2 (en) * 2005-05-20 2008-07-01 Cadence Design Systems, Inc. Manufacturing aware design and design aware manufacturing
US7305334B2 (en) * 2005-05-24 2007-12-04 International Business Machines Corporation Methodology for image fidelity verification
US7603644B2 (en) * 2005-06-24 2009-10-13 Pulsic Limited Integrated circuit routing and compaction
US7657852B2 (en) * 2005-08-16 2010-02-02 Pulsic Limited System and technique of pattern matching and pattern replacement
US7370309B2 (en) * 2005-10-05 2008-05-06 Lsi Logic Corporation Method and computer program for detailed routing of an integrated circuit design with multiple routing rules and net constraints
TWI463344B (zh) * 2005-10-24 2014-12-01 Cadence Design Systems Inc 積體電路時序、雜訊、及功率分析技術

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW589551B (en) * 2001-12-25 2004-06-01 Nec Electronics Corp Design method for integrated circuit chips
TW200405184A (en) * 2002-06-07 2004-04-01 Praesagus Inc Characterization and reduction of variation for integrated circuits
US20050108666A1 (en) * 2003-11-06 2005-05-19 Li-Fu Chang Delta information design closure in integrated circuit fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI604326B (zh) * 2016-10-27 2017-11-01 財團法人工業技術研究院 基於fpga之系統功率評估裝置與方法
US10324517B2 (en) 2016-10-27 2019-06-18 Industrial Technology Research Institute FPGA-based system power estimation apparatus and method
TWI802941B (zh) * 2020-08-11 2023-05-21 南亞科技股份有限公司 標準單元建立方法

Also Published As

Publication number Publication date
US20070094623A1 (en) 2007-04-26
US7673260B2 (en) 2010-03-02
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