CN114330191B - 一种信号复用传输的方法及装置 - Google Patents

Abstract

本申请实施例公开了一种信号复用传输的方法及装置，通过对芯片设计的跨FPGA间的互连线信号进行分析得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并配置相应的时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达边界的时间基本相同，从而对布局布线处理产生很好的时序收敛效果，使布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高。

Description

一种信号复用传输的方法及装置

技术领域

本申请涉及集成电路技术领域，尤其涉及一种信号复用传输的方法及装置。

背景技术

芯片在投产之前，通常使用FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）原型验证系统对芯片的设计进行逻辑验证。随着技术的飞速发展，芯片的集成度与复杂度一直在不断提升，当前主流的数字芯片设计规模动辄含有几百万甚至是上亿的逻辑模块，而业界单颗FPGA逻辑规模的增长速度远远不能满足实际中的芯片设计验证需求。

为了解决芯片规模与单颗FPGA之间的矛盾，可以将多块 FPGA互连组网成一个系统，以加载和验证整个芯片设计。在这种场景下，需要对大型的电路设计进行分割。不过受单颗FPGA 物理IO的数量限制，分割后会导致大量的设计信号在不同的FPGA 中进行复用传输（这里是指时分复用技术，即TDM）。发明人在实现本申请方案的过程中发现，对信号复用传输的处理方式会严重影响到设计的运行功能和性能，如果能正确合理的处理则可以大大提升设计流程的性能、效率，进而加速用户前端功能验证的进程，加快集成电路产品的面世。

发明人在实现本申请方案的过程中进一步发现，由于FPGA原型验证系统中信号复用传输技术受到单颗FPGA 物理逻辑资源和IP接口资源以及芯片逻辑电路分割处理过程中产生的复杂信号类型的限制，跨FPGA的待传输信号之间存在不同的逻辑时延。在现有技术中，目前业界大多采用简单异步传输方案，对传输信号不做分类优化处理，以简单混杂的方式接入到TDM IP模块对互连信号进行发送和接收处理。然而由于信号传输时存在的时延参差不齐，导致多FPGA芯片设计流程跑下来耗时较多，布局布线处理出现堵塞，时序报告可能不合规，最终系统运行性能不高。

发明内容

本申请提供一种信号复用传输的方法及装置，以提高FPGA原型验证系统的运行性能。

根据本申请实施例的第一方面，提供一种信号复用传输的方法，所述方法用于由现场可编程逻辑门阵列FPGA组成的原型验证系统，所述原型验证系统用于验证芯片设计；

所述方法包括：

获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延和时钟域信息；

根据所述时钟域信息对互连线信号进行分组；

对每个分组进行如下处理：

i）根据当前分组中每个互连线信号的组合逻辑时延确定当前分组的最大组合逻辑时延；

ii）根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延；

iii）在当前分组中根据补偿时延对互连线信号划分小组；

iv）在当前FPGA中为每个小组生成对应的时分复用TDM传输模块并对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同。

可选的，获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延，包括：

根据所述芯片设计追溯得到每个互连线信号的路径信息；

根据所述路径信息通过枚举路径上的组合逻辑器件得到每个互连线信号的组合逻辑时延。

可选的，获取当前FPGA与相连FPGA之间的每个互连线信号的时钟域信息，包括：

根据所述芯片设计获取互连线信号信息和网表文件；

根据所述互连线信号信息和网表文件获得每个互连线信号的时钟域信息。

可选的，根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延，包括：

根据预设策略确定目标时延，其中所述目标时延大于或等于所述最大组合逻辑时延；

将所述目标时延与每个互连线信号的组合逻辑时延之差作为每个互连线的补偿时延。

可选的，对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，包括如下策略：

按照与补偿时延正相关的关系，为每个传输模块配置所述Ratio参数，以使补偿时延大的小组接入Ratio大的TDM传输模块、补偿时延小的小组接入Ratio小的TDM传输模块。

可选的，在当前分组中根据补偿时延对互连线信号划分小组，包括：

将补偿时延相同或相近的互连线信号划分到同一个小组。

可选的，在当前分组中根据补偿时延对互连线信号划分小组，还包括：

获取当前分组中互连线信号的数目与互连线信号总数的比例关系，其中所述互连线信号总数为当前FPGA与相连FPGA之间的互连线信号数目；

根据当前FPGA的TDM物理通道总数及所述比例关系，获取当前分组可用的最大TDM物理通道数目N1；

在小组数目不超过N1的条件下实施所述对互连线信号划分小组的操作。

根据本申请实施例的第二方面，提供一种信号复用传输的装置，所述装置用于由现场可编程逻辑门阵列FPGA组成的原型验证系统，所述原型验证系统用于验证芯片设计；

所述装置包括：

信息获取模块，用于获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延和时钟域信息；

分组模块，用于根据所述时钟域信息对互连线信号进行分组；

配置模块，用于对每个分组进行如下处理：

i）根据当前分组中每个互连线信号的组合逻辑时延确定当前分组的最大组合逻辑时延；

ii）根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延；

iii）在当前分组中根据补偿时延对互连线信号划分小组；

iv）在当前FPGA中为每个小组生成对应的时分复用TDM传输模块并对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同。

可选的，所述信息获取模块在用于获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延时，具体用于：

根据所述芯片设计追溯得到每个互连线信号的路径信息；

根据所述路径信息通过枚举路径上的组合逻辑器件得到每个互连线信号的组合逻辑时延。

可选的，所述信息获取模块在用于获取当前FPGA与相连FPGA之间的每个互连线信号的时钟域信息时，具体用于：

根据所述芯片设计获取互连线信号信息和网表文件；

根据所述互连线信号信息和网表文件获得每个互连线信号的时钟域信息。

可选的，所述配置模块在用于根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延时，具体用于：

根据预设策略确定目标时延，其中所述目标时延大于或等于所述最大组合逻辑时延；

将所述目标时延与每个互连线信号的组合逻辑时延之差作为每个互连线的补偿时延。

可选的，所述配置模块在用于对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置时，具体用于：

按照与补偿时延正相关的关系，为每个传输模块配置所述Ratio参数，以使补偿时延大的小组接入Ratio大的TDM传输模块、补偿时延小的小组接入Ratio小的TDM传输模块。

可选的，所述配置模块在用于在当前分组中根据补偿时延对互连线信号划分小组时，具体用于：

将补偿时延相同或相近的互连线信号划分到同一个小组。

可选的，所述配置模块在用于在当前分组中根据补偿时延对互连线信号划分小组时，还用于：

获取当前分组中互连线信号的数目与互连线信号总数的比例关系，其中所述互连线信号总数为当前FPGA与相连FPGA之间的互连线信号数目；

根据当前FPGA的TDM物理通道总数及所述比例关系，获取当前分组可用的最大TDM物理通道数目N1；

在小组数目不超过N1的条件下实施所述对互连线信号划分小组的操作。

本申请实施例提供的技术方案可以包括以下有益效果：

本申请实施例中提供了一种信号复用传输的方法，通过对芯片设计的跨FPGA间的互连线信号进行分析得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并为每个TDM传输模块配置时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同，从而确保了每个分组内的TDM传输信号时延保持一致，进而对布局布线处理产生很好的时序收敛效果，使得布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高，可高效灵活地进行信号TDM传输。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。此外，这些介绍并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是本申请实施例提供的一种信号复用传输的方法的示意性流程图；

图2是本申请实施例中处理前的FPGA互连线信号组合逻辑时延示意图；

图3是本申请实施例中处理前的FPGA互连线信号组合逻辑时延另一示意图；

图4是本申请实施例中处理前的FPGA互连线信号到达边界时间示意图；

图5是本申请实施例中处理后的FPGA互连线信号到达边界时间示意图；

图6是本申请实施例中处理后的FPGA互连线信号组合逻辑时延示意图；

图7是本申请实施例中处理后的FPGA互连线信号组合逻辑时延另一示意图；

图8是本申请实施例提供的一种信号复用传输的方法的另一示意性流程图；

图9是本申请实施例提供的一种信号复用传输的装置的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行详细描述。当涉及附图时，除非另有说明，否则不同附图中的相同数字表示相同或相似的要素。显然，以下所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例，或者说以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

当本申请实施例的说明书、权利要求书及上述附图中若出现术语“第一”、“第二”、“第三”等时，是用于区别不同对象，而不是用于限定特定顺序。在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”等的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

为了便于理解，下面先对本申请实施例涉及的几个相关术语或概念进行介绍。

互连线：是指FPGA之间用于跨板互联的物理连线。这种互连线通常几十厘米长，一捆上百根，在FPGA之间进行传输信号，它的延时较大。

互连线信息：可以包括互连线的数量、互连线的连接关系、互连线的长度等信息。

互连线信号：也可称为互联信号、互连信号，是指在互连线上传递的信号。

互连线信号信息：是指在互连线上传输的信号的方向、路径、信号名称等有关信号的信息。

用户的设计文件经分割处理后一般由网表、专用IP 模块和性能约束文件组成，网表由逻辑综合产生，内含组成电路设计各个功能的FPGA 原语器件，通过分析网表的逻辑时序路径和FPGA厂家提供的原语器件时延信息，可以获取计算芯片设计运行性能的所有参数。

网表是用户设计的一种载体形式，对应着芯片中的电路，它具有层级结构，主要是由电路模块和连线组成的，可以完全表达用户的芯片设计逻辑。用户设计也可以由RTL寄存器传输级别的语言来表达，RTL经过逻辑综合后就是网表了。

解析互连线也就是根据网表的结构，在FPGA边界上寻找互联信号，就可以获得互联数量、连接关系等信息。

为了解决互连线信号达到FPGA边界时存在时延参差不齐的问题，本申请实施例提供了一种信号复用传输的方法。

图1是本申请实施例提供的一种信号复用传输的方法的示意性流程图。该方法可用于由现场可编程逻辑门阵列FPGA组成的原型验证系统，所述原型验证系统可用于验证芯片设计。

参考图1所示，所述方法可以包括：

在步骤S101中，获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延和时钟域信息。

用户的芯片设计经过分割处理后，分割边界会保留有各个FPGA之间的互连线信号信息。通过结合FPGA的网表文件，解析这些互连线信号信息，便可追溯得到FPGA之间的每一条独立的信号路径信息。再枚举路径上的组合逻辑器件，便可得到每个互连线信号相关的组合逻辑时延，换句话说，也即得到每个互连线信号在传输路径上的最大时延。

作为示例可参考图2所示，图2是本申请实施例中处理前的FPGA互连线信号组合逻辑时延示意图。在图2中LUT为查找表，Delay为时延，从上到下有四个互连线信号，其组合逻辑时延分别为1+2=3、2+4=6、3、6，可见互连线信号达到FPGA边界时存在时延参差不齐的问题。另外Delay=2等内容中的数字2为示意，例如可以是2ns。

作为示例，在本实施例或本申请其他某些实施例中，获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延，具体可以包括：

根据所述芯片设计追溯得到每个互连线信号的路径信息；

根据所述路径信息通过枚举路径上的组合逻辑器件得到每个互连线信号的组合逻辑时延。

与图2类似的，还可参考图3和图4所示。图3是本申请实施例中处理前的FPGA互连线信号组合逻辑时延另一示意图。在图3中，FF为触发器，信号A、B、C、D都需要跨过FPGA向其他FPGA传递信号，然而它们传输的路径上所经过的组合逻辑不同，造成了不同的时延，使得信号A、B、C、D虽然同时出发但却不能同时到达FPGA边界（也就是它们的方差比较大），其到达边界的时间可参考图4所示，结合图3可知，由于信号B和信号D的组合逻辑时延更大，所以信号B和信号D到达边界的时间也就更长。

每个互连线信号都是属于特定的时钟域，通过解析互连线信号信息，结合FPGA 的网表文件，可以得出互连线信号的时钟域信息。

作为示例，在本实施例或本申请其他某些实施例中，获取当前FPGA与相连FPGA之间的每个互连线信号的时钟域信息，具体可以包括：

根据所述芯片设计获取互连线信号信息和网表文件；

根据所述互连线信号信息和网表文件获得每个互连线信号的时钟域信息。

例如，可以通过搜索需要进行跨FPGA传递的互联信号，按照传输路径找到路径上寄存器器件输出端，找到该寄存器的时钟端就可以知道该信号的时钟频率信息，也就可以找到对应的时钟域。

在步骤S102中，根据所述时钟域信息对互连线信号进行分组。

换句话说，就是将同一时钟域的互连线信号分在同一个分组中。

在步骤S103中，对每个分组进行如下处理：

i）根据当前分组中每个互连线信号的组合逻辑时延确定当前分组的最大组合逻辑时延。

例如可参考图2所示，在图2的四个互连线信号中，最大组合逻辑时延为Delay=6。

ii）根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延。

例如，可以直接将分组内的最大组合逻辑时延与每个互连线信号的组合逻辑时延之差作为每个互连线信号的补偿时延，这样在增加了补偿时延之后各互连线信号的组合逻辑时延便可达到一致（也即对齐）。

不过在实际中，在一般情况下，一方面FPGA之间物理互连线的数量小于逻辑信号的数量，所以会不得不对每个逻辑信号都进行时分复用的处理，而时分复用TDM传输模块是具有时延的；另一方面，TDM传输模块的时分复用比率（TDM Ratio）只能是整数，而在时延对齐的要求下计算出来的TDM Ratio可能是小数，此时必须向上取整，这也会额外增加时延。综合各种原因，虽然最大组合逻辑时延所对应的互连线信号（例如图4中的信号B）在理论上不需要时延补偿，然而实际中每个互连线信号都会因TDM传输模块的存在而被增加时延，所以即使是最大组合逻辑时延对应的互连线信号，也会增加一些时延（例如图5中的信号B），当然通过优化可以使增加的时延尽可能的小一些。

作为示例可参考图5所示，图5与图4相对应，图5是本申请实施例中处理后的FPGA互连线信号到达边界时间示意图，在图5中信号A、B、C、D都或多或少的增加了一些补偿时延，从而使处理后的时延达到基本一致，即到达边界的时间基本对齐。

最大组合逻辑时延加上所需要增加的一些时延就得到了目标时延，目标时延大于或等于所述最大组合逻辑时延，目标时延与每个互连线信号的组合逻辑时延之差便可作为每个互连线的补偿时延。

容易理解的是，因为现实中的具体情况可能多种多样，纷繁复杂，对于在最大组合逻辑时延基础上得到目标时延的具体的预设策略，本实施例并不进行限制，本领域技术人员可以根据不同需求\不同场景而自行选择、设计，可以在此处使用的这些选择和设计都没有背离本申请的精神和保护范围。

还容易理解的是，在理想情况下处理后的时延应该完全一致，换句话说，各互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间应该完全相同。然而实际中，可能会因为硬件参数、小组划分等原因，无法做到处理后的时延数值完全相等，而是大致相近，所以到达当前FPGA边界的时间基本相同即可。作为示例可参考图5所示，处理后信号A、B、C、D各自到达边界的时间连起来并不是一条理想的直线，而是一条大致接近直线的曲线。

故在本实施例或本申请其他某些实施例中，根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延，具体可以包括：

根据预设策略确定目标时延，其中所述目标时延大于或等于所述最大组合逻辑时延；

将所述目标时延与每个互连线信号的组合逻辑时延之差作为每个互连线的补偿时延。

iii）在当前分组中根据补偿时延对互连线信号划分小组。

作为示例，在本实施例或本申请其他某些实施例中，在当前分组中根据补偿时延对互连线信号划分小组，具体可以包括：

将补偿时延相同或相近的互连线信号划分到同一个小组。

容易理解的是，从理论上看应将补偿时延相同的互连线信号划分到同一个小组，不过在实际实施时，可能因为软硬件条件等限制无法划分很多的小组，或者因为无需做到到达边界的时间绝对的对齐，所以也可以将补偿时延相近的互连线信号划分到同一个小组，对此本实施例并不进行限制。

作为示例可参见图6所示，图6是本申请实施例中处理后的FPGA互连线信号组合逻辑时延示意图，图6与图2相对应，图6中上面两个信号的Delay=3，可以分到同一个小组，接入同一个TDM传输模块（即TDM1）；下面两个信号的Delay=6，可以分到另一个小组，接入另一个TDM传输模块（即TDM2）。在图6中R1=2表示TDM1的Ratio = 2，R2=1表示TDM2的Ratio = 1。

对于划分小组的具体策略，本实施例并不进行限制，例如可以采用拉格朗日算法等，本领域技术人员可以根据不同需求\不同场景而自行选择、设计，可以在此处使用的这些选择和设计都没有背离本申请的精神和保护范围。

另外，考虑到实际中的一些硬件约束条件，在当前分组中根据补偿时延对互连线信号划分小组的步骤中，还可以包括：

获取当前分组中互连线信号的数目与互连线信号总数的比例关系，其中所述互连线信号总数为当前FPGA与相连FPGA之间的互连线信号数目；

根据当前FPGA的TDM物理通道总数及所述比例关系，获取当前分组可用的最大TDM物理通道数目N1；

在小组数目不超过N1的条件下实施所述对互连线信号划分小组的操作。

举例来讲，例如当前时钟域需要传输的信号数量（也即当前分组中互连线信号的数目）占所有时钟域信号数量（也即互连线信号总数）的1/3，那么应选取1/3的物理连线（即1/3的TDM物理通道总数），也即N1条，归此时钟域使用。

得到N1后，在当前分组内划分小组时，小组的数量就不能超过N1这个数值，否则就会造成一些小组得不到对应的物理连线的情况。

iv）在当前FPGA中为每个小组生成对应的时分复用TDM传输模块并对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同。

TDM传输模块是在边界上的IP模块，可以实现时分复用，经过TDM的时分复用是有延时的，不同的时分复用比率将产生不同的延时大小，时延随时分复用比率的增大而增大。对于“走得慢”的信号，可以给它加入延时小的TDM模块，对于“走得快”的信号，可以给它加入延时大的TDM模块，使得各信号最后达到边界的时间大致相同，从而有利于验证系统的同步工作。

作为示例，在本实施例或本申请其他某些实施例中，对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，具体可以包括如下策略：

按照与补偿时延正相关的关系，为每个传输模块配置所述Ratio参数，以使补偿时延大的小组接入Ratio大的TDM传输模块、补偿时延小的小组接入Ratio小的TDM传输模块。

换句话说，可以将延时大（所需补偿时延小）的信号接入时分复用比率Ratio小的TDM传输模块，将延时小（所需补偿时延大）的信号接入时分复用比率Ratio大的TDM传输模块，从而实现各自的时延补偿，使得各个互联信号到达FPGA边界的延时基本相等。

作为示例可参考图7所示，图7是本申请实施例中处理后的FPGA互连线信号组合逻辑时延另一示意图，图7与图3相对应，互连线信号A和C的时延较小，被分在同一小组，接入Ratio大的TDM传输模块，而互连线信号B和D的时延较大，被分在另一小组，接入Ratio小的TDM传输模块。

本实施例中提供了一种信号复用传输的方法，可以对芯片设计的跨FPGA间的互连线信号进行分析，得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并为每个TDM传输模块配置时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同，从而确保了每个分组内的TDM传输信号时延保持一致，进而对布局布线处理产生很好的时序收敛效果，使得布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高，可高效灵活地进行信号TDM传输。

下面再结合具体应用场景对本实施例方案作进一步描述。

图8是本申请实施例提供的一种信号复用传输的方法的另一示意性流程图，包括如下步骤：

1）读入设计文件。

用户设计文件经分割处理后一般由网表、专用IP 模块和性能约束文件组成，网表由逻辑综合产生，内含组成电路设计各个功能的FPGA 原语器件，通过分析网表的逻辑时序路径和FPGA厂家提供的原语器件时延信息，可以获取计算芯片设计运行性能的所有参数。

2）解析分割边界。

用户芯片设计经过分割处理，分割边界会保留有各个FPGA之间的互连线信号信息。结合FPGA的网表文件，解析这些互连线信号信息，可以得到跨FPGA之间逻辑的所有信号路径信息。

3）分析互连线信号的时钟域。

每个互连线信号都属于特定的时钟域，通过解析互连线信号信息，结合FPGA 的网表文件，可以得出所有互连线信号相关的各个时钟域信息。

具体可以通过搜索需要进行跨FPGA传递的互联信号，按照传输路径找到路径上寄存器器件输出端，找到该寄存器的时钟端就可以知道该信号的时钟频率信息，也就可以找到对应的时钟域。

4）分析互连线两端的组合逻辑时延。

通过解析互连线信号信息，结合相连两头FPGA 的网表文件，追溯得到每一条独立的信号路径信息，枚举路径上的组合逻辑器件，可以得出每个互连线信号相关的逻辑时序时延信息，也即找到每个互联信号在传输路径上的最大延时大小。

5）根据时钟域对互连线信号进行分组。

6）根据当前分组内最大组合逻辑时延值计算每个互连线信号的补偿时延。

选取一个分组作为当前分组，根据当前分组内最大组合逻辑时延值计算每个互连线信号的补偿时延。

7）确认当前分组的最大可用TDM物理通道N1。

根据当前分组的互连线数目与当前FPGA间的互连线总数的比例关系，确认当前分组的最大可用TDM物理通道N1。

可以根据当前属于同一时钟域的互联信号的数量，按照比例关系确定可以使用的实际物理互联连线数量。例如当前时钟域需要传输的信号数量占所有时钟域的1/3，那么选取1/3的物理连线（N1）归此时钟域使用。

8）计算出最合理的小组划分方式。

根据预设算法，如拉格朗日算法，依据参数N1和时分复用比率Ratio，在不超出N1的情况下，计算出最合理的小组划分方式，并确保其中时延最大的分组额外所加的补偿时延值最小。

根据分组中各互联信号的路径上组合逻辑延时大小，将延时大的信号接入时分复用比率Ratio小的TDM模块，将延时小的信号接入时分复用比率Ratio大的TDM模块，以求各个互联信号到达FPGA边界的延时基本相等，且各个互联信号相较于未插入TDM前所额外付出的TDM延时最小。

9）根据小组划分方式生成多个TDM 传输模块，配置好相应 Ratio 参数。

根据划分的小组的数目，生成多个TDM传输模块，配置生成相应TDM Ratio参数，产生合适的补偿时延电路。

10）在当前分组中划分小组，然后分别接入相应的TDM传输模块，形成补偿时延电路。

对当前分组中各互连线信号按照上述小组划分方式执行划分小组的操作，然后将每个小组中的互连线信号接入对应的TDM 传输模块的端口，形成与设计匹配的完整信号复用传输电路。

11）循环处理下一个时钟域分组，直至最后一个分组处理完成。

本申请实施例中提供了一种信号复用传输的方法，可以对芯片设计的跨FPGA间的互连线信号进行分析，得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并为每个TDM传输模块配置时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同，从而确保了每个分组内的TDM传输信号时延保持一致，进而对布局布线处理产生很好的时序收敛效果，使得布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高，可高效灵活地进行信号TDM传输。

下述为本申请装置实施例，可以用于执行本申请方法实施例。对于本申请装置实施例中未披露的细节，请参照本申请方法实施例。

图9是本申请实施例提供的一种信号复用传输的装置的示意图。所述装置可用于由现场可编程逻辑门阵列FPGA组成的原型验证系统，所述原型验证系统用于验证芯片设计；

参见图9所示，所述装置可以包括：

信息获取模块901，用于获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延和时钟域信息；

分组模块902，用于根据所述时钟域信息对互连线信号进行分组；

配置模块903，用于对每个分组进行如下处理：

i）根据当前分组中每个互连线信号的组合逻辑时延确定当前分组的最大组合逻辑时延；

ii）根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延；

iii）在当前分组中根据补偿时延对互连线信号划分小组；

iv）在当前FPGA中为每个小组生成对应的时分复用TDM传输模块并对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同。

在本实施例或本申请其他某些实施例中，所述信息获取模块在用于获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延时，具体可以用于：

根据所述芯片设计追溯得到每个互连线信号的路径信息；

根据所述路径信息通过枚举路径上的组合逻辑器件得到每个互连线信号的组合逻辑时延。

在本实施例或本申请其他某些实施例中，所述信息获取模块在用于获取当前FPGA与相连FPGA之间的每个互连线信号的时钟域信息时，具体可以用于：

根据所述芯片设计获取互连线信号信息和网表文件；

根据所述互连线信号信息和网表文件获得每个互连线信号的时钟域信息。

在本实施例或本申请其他某些实施例中，所述配置模块在用于根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延时，具体可以用于：

根据预设策略确定目标时延，其中所述目标时延大于或等于所述最大组合逻辑时延；

将所述目标时延与每个互连线信号的组合逻辑时延之差作为每个互连线的补偿时延。

在本实施例或本申请其他某些实施例中，所述配置模块在用于对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置时，具体可以用于：

按照与补偿时延正相关的关系，为每个传输模块配置所述Ratio参数，以使补偿时延大的小组接入Ratio大的TDM传输模块、补偿时延小的小组接入Ratio小的TDM传输模块。

在本实施例或本申请其他某些实施例中，所述配置模块在用于在当前分组中根据补偿时延对互连线信号划分小组时，具体可以用于：

将补偿时延相同或相近的互连线信号划分到同一个小组。

在本实施例或本申请其他某些实施例中，所述配置模块在用于在当前分组中根据补偿时延对互连线信号划分小组时，还可以用于：

获取当前分组中互连线信号的数目与互连线信号总数的比例关系，其中所述互连线信号总数为当前FPGA与相连FPGA之间的互连线信号数目；

根据当前FPGA的TDM物理通道总数及所述比例关系，获取当前分组可用的最大TDM物理通道数目N1；

在小组数目不超过N1的条件下实施所述对互连线信号划分小组的操作。

关于上述实施例中的装置，其中各个单元\模块执行操作的具体方式已经在相关方法的实施例中进行了详细描述，此处不再赘述。在本申请中，上述单元\模块的名字对单元\模块本身不构成限定，在实际实现中，这些单元\模块可以以其他名称出现，只要各个单元\模块的功能和本申请类似，皆属于本申请权利要求及其等同技术的范围之内。

本实施例中提供了一种信号复用传输的装置，可以对芯片设计的跨FPGA间的互连线信号进行分析，得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并为每个TDM传输模块配置时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同，从而确保了每个分组内的TDM传输信号时延保持一致，进而对布局布线处理产生很好的时序收敛效果，使得布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高，可高效灵活地进行信号TDM传输。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案内容，依据本申请技术方案的技术实质，在本申请技术方案的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本申请技术方案的保护范围之内。

本领域技术人员在考虑说明书及实践这里公开的方案后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由所附的权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (10)

1.一种信号复用传输的方法，其特征在于，所述方法用于由现场可编程逻辑门阵列FPGA组成的原型验证系统，所述原型验证系统用于验证芯片设计；

所述方法包括：

获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延和时钟域信息；

根据所述时钟域信息对互连线信号进行分组；

对每个分组进行如下处理：

i）根据当前分组中每个互连线信号的组合逻辑时延确定当前分组的最大组合逻辑时延；

ii）根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延；

iii）在当前分组中根据补偿时延对互连线信号划分小组；

iv）在当前FPGA中为每个小组生成对应的时分复用TDM传输模块并对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同；

其中，在当前分组中根据补偿时延对互连线信号划分小组，包括：

将补偿时延相同或相近的互连线信号划分到同一个小组；

在当前分组中根据补偿时延对互连线信号划分小组，还包括：

获取当前分组中互连线信号的数目与互连线信号总数的比例关系，其中所述互连线信号总数为当前FPGA与相连FPGA之间的互连线信号数目；

根据当前FPGA的TDM物理通道总数及所述比例关系，获取当前分组可用的最大TDM物理通道数目N1；

在小组数目不超过N1的条件下实施所述对互连线信号划分小组的操作。

2.根据权利要求1所述的方法，其特征在于，获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延，包括：

根据所述芯片设计追溯得到每个互连线信号的路径信息；

根据所述路径信息通过枚举路径上的组合逻辑器件得到每个互连线信号的组合逻辑时延。

3.根据权利要求1所述的方法，其特征在于，获取当前FPGA与相连FPGA之间的每个互连线信号的时钟域信息，包括：

根据所述芯片设计获取互连线信号信息和网表文件；

根据所述互连线信号信息和网表文件获得每个互连线信号的时钟域信息。

4.根据权利要求1所述的方法，其特征在于，根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延，包括：

根据预设策略确定目标时延，其中所述目标时延大于或等于所述最大组合逻辑时延；

将所述目标时延与每个互连线信号的组合逻辑时延之差作为每个互连线的补偿时延。

5.根据权利要求1所述的方法，其特征在于，对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，包括如下策略：

按照与补偿时延正相关的关系，为每个传输模块配置所述Ratio参数，以使补偿时延大的小组接入Ratio大的TDM传输模块、补偿时延小的小组接入Ratio小的TDM传输模块。

6.一种信号复用传输的装置，其特征在于，所述装置用于由现场可编程逻辑门阵列FPGA组成的原型验证系统，所述原型验证系统用于验证芯片设计；

所述装置包括：

信息获取模块，用于获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延和时钟域信息；

分组模块，用于根据所述时钟域信息对互连线信号进行分组；

配置模块，用于对每个分组进行如下处理：

i）根据当前分组中每个互连线信号的组合逻辑时延确定当前分组的最大组合逻辑时延；

ii）根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延；

iii）在当前分组中根据补偿时延对互连线信号划分小组；

iv）在当前FPGA中为每个小组生成对应的时分复用TDM传输模块并对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置，以使各小组中的互连线信号经过对应的TDM传输模块后到达当前FPGA边界的时间基本相同；

其中，所述配置模块在用于在当前分组中根据补偿时延对互连线信号划分小组时，具体用于：

将补偿时延相同或相近的互连线信号划分到同一个小组；

所述配置模块在用于在当前分组中根据补偿时延对互连线信号划分小组时，还用于：

获取当前分组中互连线信号的数目与互连线信号总数的比例关系，其中所述互连线信号总数为当前FPGA与相连FPGA之间的互连线信号数目；

根据当前FPGA的TDM物理通道总数及所述比例关系，获取当前分组可用的最大TDM物理通道数目N1；

在小组数目不超过N1的条件下实施所述对互连线信号划分小组的操作。

7.根据权利要求6所述的装置，其特征在于，所述信息获取模块在用于获取当前FPGA与相连FPGA之间的每个互连线信号的组合逻辑时延时，具体用于：

根据所述芯片设计追溯得到每个互连线信号的路径信息；

根据所述路径信息通过枚举路径上的组合逻辑器件得到每个互连线信号的组合逻辑时延。

8.根据权利要求6所述的装置，其特征在于，所述信息获取模块在用于获取当前FPGA与相连FPGA之间的每个互连线信号的时钟域信息时，具体用于：

根据所述芯片设计获取互连线信号信息和网表文件；

根据所述互连线信号信息和网表文件获得每个互连线信号的时钟域信息。

9.根据权利要求6所述的装置，其特征在于，所述配置模块在用于根据所述最大组合逻辑时延计算当前分组内每个互连线信号的补偿时延时，具体用于：

根据预设策略确定目标时延，其中所述目标时延大于或等于所述最大组合逻辑时延；

将所述目标时延与每个互连线信号的组合逻辑时延之差作为每个互连线的补偿时延。

10.根据权利要求6所述的装置，其特征在于，所述配置模块在用于对每个TDM传输模块的时分复用比率Ratio参数进行相应的配置时，具体用于：

按照与补偿时延正相关的关系，为每个传输模块配置所述Ratio参数，以使补偿时延大的小组接入Ratio大的TDM传输模块、补偿时延小的小组接入Ratio小的TDM传输模块。

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