CN113326227A - 链路复用方法、系统及原型验证方法 - Google Patents

Abstract

本说明书实施例提供一种链路复用方法、系统及原型验证方法，应用于芯片设计技术领域，其中在原型验证系统的多颗验证芯片的互连中，采用高速的链路交换电路和高速的收发器单元共同构成低延时、高复用的跨验证芯片信号的复用互连通道，收发器单元对并行的跨验证芯片信号进行串并转换的收发处理，链路交换器在收发器单元之间进行高速、低延时的数据分发。通过基于低延时、高复用比的链路复用方案，可保证原型验证系统具有高复用比的同时，还具有低延时，保证验证系统具有较高性能。

Description

链路复用方法、系统及原型验证方法

技术领域

本发明涉及芯片设计技术领域，具体涉及一种低时延的链路复用方法、系统及原型验证方法。

背景技术

在芯片设计原型验证阶段，通常受限于验证芯片（如FPGA，Field ProgrammableGate Array，现场可编程逻辑门阵列）的资源容量，往往需要将一个芯片设计分割到多颗FPGA上进行原型验证，而芯片设计在分割到多颗FPGA后，可能导致每颗FPGA对外进行互连的连接线多达数万根，但目前的FPGA所能支持的最大可用引脚数量通常并不超过2000根。

为满足互连引脚激增的需求，这时需要使用TDM（time-division multiplexing，时分复用）技术，即FPGA内部的多个并行信号转为串行信号，再通过FPGA的IO将串行信号传输到另一块FPGA中，然后接收到串行信号的FPGA通过解复用，即把串行信号转换出并行信号，从而实现跨FPGA的行信号从一个FPGA到另一块FPGA之间连接传递。

但在引入 TDM后，虽然能解决互连验证芯片的IO需求瓶颈，IO的TDM对于关键路径处理性能极差，比如现有验证方案中在引入TDM后所能达到的延时一般在40ns以上（假如TDM为1Gbps，40ns的延时约6个时钟周期），而组合信号的延时通常又是寄存器驱动的两倍左右（即延时可能在80ns以上），因而该延时对分割后由组合逻辑驱动的信号而言是一个非常大的延时，将可能导致组合逻辑驱动的信号无法使用TDM进行复用互连，或者说复用互连后只能降低系统运行频率，使得验证系统运行在低时钟频率上。而且，采用分割算法对芯片设计进行分割后，通常极差分割信号（如组合逻辑切口信号）约占总分割信号的十分之一，这些分割信号无法使用TDM进行互连。

基于此，亟需一种新的、低延时的信号跨验证芯片互连方案。

发明内容

有鉴于此，本说明书实施例提供一种链路复用方法、系统及原型验证方法，以在原型验证中，可保证验证系统具有较高复用比，满足芯片设计被分割到多个验证芯片后的分割信号在跨验证芯片互连时激增的接口数量需求，也可满足分割信号在跨验证芯片互连传输中的低延时要求，比如可延时可控制在极低水平（比如20ns以内），有效保证验证系统可运行在较高时钟频率上。

本说明书实施例提供以下技术方案：

本说明书实施例提供一种链路复用方法，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；

所述链路复用方法包括：确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据。

本说明书实施例还提供一种原型验证方法，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；

所述原型验证方法包括：确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的信号；利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据；利用所述第一验证芯片和所述第二验证芯片，对待验证的芯片设计进行原型验证。

与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：

通过利用验证芯片中高速的千兆收发器（即GT单元）进行复用时的串并转换，并结合高速的链路交换器，实现多个验证芯片之间高速信号互连，可将多个并行的跨验证芯片信号进行低延时的高速传输，不仅可以保证原型验证中信号复用互连中具有高复用比，还能通过高速传输有效降低传输延时，保证验证系统运行在较高时钟频率，提高了整个系统的性能。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是现有方案中分割信号跨验证芯片传输的结构示意图；

图2是本说明书实施例提供的一种链路复用方案的结构示意图；

图3是本说明书实施例提供的一种链路复用方法的流程图；

图4是本说明书实施例提供的一种链路复用方法中链路交换器的结构示意图；

图5是本说明书实施例提供的一种链路复用方法中发送端的结构示意图；

图6是本说明书实施例提供的一种链路复用方法中接收端的结构示意图；

图7是本说明书实施例提供的一种链路复用方法中总延时的示意图；

图8是本说明书实施例提供的一种链路复用方法中采用链路交换卡互连的结构示意图；

图9是本说明书实施例提供的一种链路复用系统的结构示意图；

图10是本说明书实施例提供的一种原型验证方法的流程图。

具体实施方式

下面结合附图对本申请实施例进行详细描述。

以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。

还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等描述的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

现有原型验证系统中，如图1所示，由FPGA1至FPGA4构成的多FPGA原型验证系统中，为满足分割后激增的跨FPGA信号互连线需求，可在每个FPGA之间互连时采用TDM技术，但采用TDM后可能导致延时多大，甚至当分割结果出现某信号在多个FPGA传递时，比如可能在多个FPGA之间形成环路（比如图中所示的在FPGA1至FPGA4形成环路），导致信号到达最后一颗FPGA的时间多大，甚至无法对整个芯片设计进行有效的验证工作。

为解决延时引入的影响，现有折中方案的做法是：降低原型验证系统的时钟频率。但是，在降低时钟频率进行验证中，又带来各种新情况，比如需要不断地降低验证的时钟频率进行验证的调整，比如需要频繁地调整分割方案等，分割及验证的效率非常低下，而且降低时钟频率后，验证系统运行性能很低，甚至在时钟频率降低到一定程度后，还可能导致系统无法正常运行。

另外，一方面，采用分割算法对芯片设计进行分割后，通常极差分割信号（如组合逻辑切口信号）约占总分割信号的十分之一，这类分割信号不仅数量较多，也因TDM延时大较难使用TDM进行互连。通常做法是不断地调整分割算法及分割结果，以尽量减少这类分割信号的数量，分割及验证效率低。

另一方面，为满足降低后的时钟频率需要，所做分割方案只是不得已而为之的情形下得到的调整方案，而且这样的调整方案很大程度并非是分割算法分割所得，大大增加了分割调整的工作量，分割及验证效率低。

因此，现有方案中，不管是在分割阶段，还是在验证阶段，效率明显不高。

基于此，发明人通过对芯片设计中的原型验证进行了研究分析后，提出一种新的低延时链路复用思路：如图2所示，在原型验证系统中，比如采用四颗FPGA（如图中的FPGA1至FPGA4）为验证芯片所构成的多FPGA原型验证系统，可在多颗FPGA互连中，增加高速的链路交换电路（如图中SWITCH）和高速的收发单元（如图中GT单元，即Gigabyte Transceiver，千兆字节收发器，下面简称为GT单元）。

实施中，信号发送端（比如FPGA1）可利用高速的GT单元进行并行信号的发送处理，即把需要进行低时延传输连接的目标信号（比如符合设定复用比的若干并行信号）进行高速的并行转串行处理，形成高速的比特串信号，并将该高速比特串信号向高速的SWITCH传输；SWITCH可根据目标信号对应的预设目标路径，将高速的比特串信号向目标信号对应的接收端（比如FPGA2）进行分发传输；信号接收端（比如FPGA2）可利用高速的GT单元进行接收，即通过高速GT单元接收高速的比特串信号，并将该高速比特串信号进行串行转并行处理，恢复出若干并行信号，从而实现了跨验证芯片信号在FPGA1和FPGA2之间的复用互连。

需要说明的是，GT单元可为验证芯片内自带的高速收发单元，比如为FPGA内部的GT资源。

通过采用高速的GT单元和高速的SWITCH，可为被分割的信号进行跨验证芯片互连时的传输提供低延时的互连方案，不仅可以保证传输连接具有高复用比（比如24:1的复用比），解决了分割信号在跨验证芯片互连时激增的接口数量需求，也可满足分割信号在跨验证芯片互连传输中的低延时要求，比如可延时可控制在极低水平（比如20ns以内），有效保证验证系统可运行在较高时钟频率上，提高原型验证系统性能。

需要说明的是，本说明书中各实施例以验证芯片为FPGA为例作示意说明，但FPGA不应构成对本说明书提供各个技术方案构成限定。

以下结合附图，说明本申请各实施例提供的技术方案。

本说明书实施例提供一种低延时的链路复用方法，可应用于芯片设计的原型验证系统中，其中原型验证系统可如前述图2所示的原型验证系统，该原型验证系统中可包括高速的链路交换器（如图中SWITCH）、至少两片验证芯片，比如第一验证芯片（如FPGA1）和第二验证芯片（如FPGA2），其中第一验证芯片中可包括第一千兆收发器（如FPGA1中高速的GT单元，即Gigabyte Transceiver，千兆字节收发器），第二验证芯片包括第二千兆收发器（如FPGA2中高速的GT单元，即Gigabyte Transceiver，千兆字节收发器），第一千兆收发器和第二千兆收发器通过链路交换器进行跨验证芯片信号的复用互连。

需要说明的是，在芯片设计的原型验证中，由于需要采用多个验证芯片对一个芯片设计进行原型验证，因而将芯片设计进行分割后形成多个分割结果，而这些分割结果放在对应的验证芯片上进行原型验证时，被分割的信号需要从一个验证芯片向另一个验证芯片进行互连，比如芯片设计被分割后，导致应用到FPGA1的分割结果中的某些信号需要与应用到FPGA2的分割结果中的某些信号进行互连，而这些需要在验证芯片之间进行互连的信号就成为跨验证芯片信号。

需要说明的是，当目标信号需要从第一验证芯片（比如FPGA1）向第二验证芯片（比如FPGA2）进行互连传输时，第一千兆收发单元可为FPGA1中的GT单元，比如FPGA1为Xilinx7系列FPGA时，第一千兆收发单元可为Xilinx 7系列FPGA中具有的GT收发器，如Artix-7中具有的GTP，最大速率可达6.6Gbps，如Kintex-7中具有的GTX，最大速率可达12.5Gbps，如Virtex7-VX中具有的GTH，最大速率可达13.1Gbps，如Virtex7-VH中具有的GTH，最大速率可达28.05Gbps；比如FPGA1采用目前主流架构UltraScale 或 UltraScle Plus的FPGA时，其内部的GTH/GTY模块的速率可达32Gbps。当然，仅作发送时，可仅选用GT单元中的发送部分功能，或者仅作接收时，可仅选用GT单元中的接收部分功能，这里统称为收发器不加以区别。

如图3所示，本说明书实施例提供的链路复用方法，可包括以下步骤：

步骤S202、确定预设数量的目标信号，其中所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号。

实施中，可根据各个验证芯片中需要进行片外互连的被分割信号（即跨验证芯片信号），确定需要进行复用互连连接的信号（即目标信号）。

例如，根据第一验证芯片对应的分割结果，确定第一验证芯片中需要与第二验证芯片进行互连的若干信号作为目标信号。

需要说明的是，预设数量可根据验证芯片能作为互连的IO以及复用比等情况进行确定，这里不作限定。

步骤S204、利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输。

实施中，第一千兆收发器为FPGA中的高速GT单元，比如前述Xilinx 7系列FPGA中的GT单元，最高速率可在几千兆甚至是近30Gbps，比如前述架构UltraScale 或 UltraSclePlus的FPGA中的GT单元，最高速率可达32Gbps，因而通过GT单元后可形成高速的比特串，即把并行信号的若干数据，转换为几千兆以上的高速比特串数据，进而可形成可进行高速率传输的比特串数据包，并向高速的链路交换器进行高速传输。

步骤S206、按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发。

实施中，利用高速的链路交换器可将高速传输的比特串数据包向高速的第二千兆收发器传输。

实施中，如图4所示，4个验证芯片（如FPGA1至FPGA4）中的GT单元，接收端RX均可连接到链路交换器，发送端TX也均可连接到链路交换器。当然，可以根据实际需要，无论时发送端还是接收端，均可与链路交换器相连或不相连，例如FPGA1的跨验证芯片信号仅作为数据源，这时FPGA1中的GT单元仅作为发送端，因而可仅将FPGA1中GT单元的TX连接到链路交换器，而RX无需与链路交换器相连。

需要说明的是，链路交换器可采用高速的多路开关，开关的形式可为电路、光路等形式，链路交换器用于将多颗验证芯片进行组网，以组网成较大的验证系统，便于对大型芯片设计进行原型验证。还用，链路交换器在组网中具体与哪些接收端、发送端连接，均可预设配置，这里不作限定。

实施中，分发策略可根据分割结果以及互连关系进行预先设置、调整，可预设配置于链路交换器中，这里不作限定。

步骤S208、利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据

实施中，可利用高速的第二千兆收发器将高速的比特串数据包恢复为并行信号对应的目标数据，从而实现若干并行的跨验证芯片信号从第一验证芯片向第二验证芯片进行复用互连。

通过步骤S202至步骤S208，通过利用验证芯片中高速的千兆收发器（即GT单元），并结合高速的链路交换器，实现多个验证芯片之间高速信号的互连，可将多个并行的跨验证芯片信号进行高速传输，不仅保证原型验证中信号互连的高复用情况，还能通过高速传输有效降低传输延时。

需要说明的是，前述实施例中，是以第一验证芯片中的跨验证芯片信号向第二验证芯片进行互连为例进行链路复用互连的示意说明，本领域的技术人员应当能够理解的是，前述实施例还可以是第二验证芯片中的跨验证芯片信号向第一验证芯片进行互连，甚至是第二验证芯片（或者是第一验证芯片）中的跨验证芯片信号向其他验证芯片（比如第三验证芯片、第四验证芯片等）进行互连。另外，下面各实施例中，亦是以第一验证芯片中的跨验证芯片信号向第二验证芯片进行互连为例进行示意说明。

在一些实施方式中，跨验证芯片信号通常对跨验证芯片进行互连时的延时由其自身需求，比如有些被分割信号对延时并不敏感，这时这些信号在跨验证芯片互连时，若验证芯片的IO紧张下，仍可通过TDM实现互连，比如有些被分割信号则要求延时应不大于预设延时值，否则过大的延时将可能导致功能错误、系统运行不正常等问题，这时可优先保证这些信号通过高速的GT单元和高速的链路交换器进行互连。

实施中，可根据跨验证芯片信号对延时特性的约束要求，将需要满足预设约束要求的一些跨验证芯片信号确定为预设数量的目标信号，以在验证芯片的IO数量有限情况下，仍可优先将这些跨验证芯片信号作为目标信号进行处理，以降低这些跨验证芯片信号在原型验证中的传输延时，保证这些跨验证芯片信号符合约束条件，减少分割过程的调整，提高原型验证效率。

在一些实施方式中，可利用预设的筛选策略来快速确定目标信号，提高处理效率。

需要说明的是，筛选策略可根据实际应用需要而预先设置、调整，比如按对时延从小到大排序后进行筛选，比如按信号的重要程度进行筛选等，这里不对筛选策略作具体限定。

在一些实施方式中，在将低速率的用户数据转换为高速率的串行数据前，即在将目标数据进行并行转串行处理前，可先对用户数据进行多个时钟域的提升处理。

如图5所示，可将用户数据所处的用户时钟域（如图中所示的User（slow）clkdomain），比如验证系统中板级所用的时钟，其频率通常为几MHz，这时可采用一个较高的时钟进行同步采样处理，比如采用500MHz时钟（该时钟可为GT单元的输入时钟），这时从低频率的用户时钟域提升到较高时钟域（如图中所示的Fastclkdomain），可能增加了一定延时，比如Delay 2 clk（约4ns），但转换到较高时钟域后，可利用高频时钟对多个并行信号的数据进行并行处理。

通过提升时钟域，虽然可能增加一定延时，比如同步处理，即把用户低速的时钟域同步到GT发送时钟域（如图中的Syncto GT TX CLK），需要增加约2个时钟周期，但在提升到较高时钟域后，可利用较高的时钟对更多并行信号的数据进行处理，可提高复用比，以及提高整体的数据处理效率。

在一些实施方式中，在提升到较高时钟域后，可利用较高的处理时钟对更多的并行跨验证芯片信号进行数据预处理，比如分组处理。

实施中，可对同步处理后的所述目标数据按预设的分组策略形成若干组的分组数据，如前述图5中所示的Data0至DataN，其中N为正整数。

优选地，这些分组数据均可为8比特（即一个字节）的数据，以便于后续进行编码、转换等处理。

通过对目标数据进行分组处理，虽然可能增加一定的延时，比如增加一个时钟周期，即Delay 1 clk（约2ns），但是分组后数据更便于处理，也有利于接收的验证芯片恢复出数据，提高整体的处理效率。

需要说明的是，可根据实际应用需要优选分组数据的长度，以满足复用需求。比如，若采用8B/10B编码，最低复用率可以为8:1，系统可具有更低的复用细分比；若使用128B/130B编码等，最低复用率可以为128:1。这里不再一一列举。

在一些实施方式中，可对目标数据进行加扰处理，即对目标数据加入扰码。

如前述图5所示，可对目标数据加扰处理，比如对分组后的分组数据Data0至DataN加扰（Scramble）处理，形成加扰处理后的数据。

通过对目标数据进行加扰处理，虽然可能增加一定的延时，比如增加一个时钟周期，即Delay 1 clk（约2ns），但是加扰后数据的容错能力得到提升，即使在后续高速的并行转串行或者串行转并行以及高速串行传输等，数据不容易出错，也有利于恢复出数据，提高整体的处理效率。

在一些实施方式中，可利用千兆收发器中支持的多种编码方式对目标数据进行信道编码。

实施中，可如前述图5所示，可利用所述第一千兆收发器（如图中GT单元）对所述目标数据进行8B/10B编码（图中简单标识为8/10b编码）。

通过对目标数据进行信道编码，虽然在数据包传送中增加了开销，比如采用了8/10B进行冗余校验，但是可提高数据传输的可靠性，也有利于接收端从数据包中快速恢复出目标数据，可提高验证中的数据处理效率。

在一些实施方式中，可对目标数据依次进行时钟域提升、数据分组、加扰、信道编码和高速并行转串行传输。

如前述图5所示，先将较低的用户时钟域提升到较高频率的同步处理时钟域，再从同步处理时钟域提升到超高速的串行处理时钟域（如图中Ultrafastclkdomain），然后还对目标数据进行分组处理、加扰处理，并在高速GT单元中完成信道编码后再进行高速并行转串行以及串行发送。

正如图中所示，即使经过前述多个步骤的数据处理再进行发送，从GT单元发送的高速比特串数据包，总体延时仅约为（8ns+N×0.5ns），其中时钟域提升约Delay 2 clk（约4ns），数据分组约Delay 1 clk（约2ns），加扰约Delay 1 clk（约2ns），GT单元处理约DelayN×0.5ns，N为传输的字节数。

通过采用高速GT单元进行发送，即使在高复用比（如24:1的复用比，此时N=3），发送延时约为9.5ns（即10ns以内），不仅可保证发送端具有极高的复用比，还能将发送端的延时控制在很低水平（比如10ns以内），可满足各种分割结果在原型验证中的跨验证芯片信号对复用比、延时等方面的要求，不仅延时控制在很低水平，可降低对芯片设计的分割要求，比如对组合逻辑驱动的信号进行了分割，则发送端的发送延迟也可控制在很低水平（比如两倍于10ns，即20ns），而且可以保证验证系统具有极高的复用比（比如复用比为24:1），可满足各种分割结果的原型验证需要。

在一些实施方式中，在通过高速GT单元和高速链路交换器（即SWITCH）进行跨验证芯片信号互连中，可通过优化验证系统中的验证芯片与链路交换器在验证电路板上的布局。

实施中，如前述图2所示的结构示意，可优化验证芯片之间、验证芯片与链路交换器之间的布线通道，即根据所述第一验证芯片和所述第二验证芯片在所述原型验证系统中的位置关系，将所述链路交换器设置于所述第一验证芯片和所述第二验证芯片之间，以使所述链路交换器到每个验证芯片的传输延时满足预设第一阈值，有效地将跨验证芯片信号在板上的延时控制在很低水平，比如5ns以内。

需要说明的是，电路板上的布局布线可采用现有方案进行，比如将多个验证芯片对称地布局于电路板上，比如将链路交换器布局于对称中心，比如验证芯片与链路交换器的连接线进行对称式布局设计，使得链路交换器到达各个验证芯片的走线的形状、长度等均相近，这里不对布局布线进行限定。

通过对验证芯片和链路交换器之间的布局布线进行优化，可将跨验证芯片在板上的传输延时控制在很低水平（比如5ns以内），进一步降低信号在验证中的整体延时。

在一些实施方式中，鉴于分割后的信号可能存在非寄存器信号驱动类型，此时目标信号无对应的用户时钟。

实施中，可先根据分割结果，针对分割后由组合逻辑驱动的所述目标信号，逐级向上搜索以确定所述由组合逻辑驱动的所述目标信号对应的用户时钟，比如针对组合逻辑驱动的信号被切割的情况，可先对该被切割信号进行溯源，直到能搜索到由寄存器驱动一级为止，进而将寄存器对应的时钟作为该被切割信号对应的用户时钟。

通过对组合逻辑驱动的目标信号溯源寻找到对应的用户时钟，为后续信号处理（比如时钟域提升、数据分组等）提供对应的用户时钟，提高处理效率。

在一些实施方式中，第二千兆收发器可为高速的GT单元（比如接收单元），接收操作为前述第一千兆收发器的发送操作的反向操作。

如图6所示，在发送端依次提升时钟域进行同步处理、数据分组、加热、编码及高速比特串的发送后，经链路交换器高速传输后，接收端（即第二验证芯片）中，依次进行高速比特串接收、串行转并行、解扰、恢复分组、时钟域变化等，此时接收端的数据不需与用户时钟同步。

因此，与发送端相比，接收端延时为2个时钟周期外加GT单元延时N×0.5ns（N表示每次发送的字节数），即共约(4+0.5N)ns。

需要说明的是，接收端的操作可针对发送端的操作进行相应设置，比如发送端加扰处理，接收端相应有解扰处理，比如发送端采用8B/10B编码，接收端相应有8B/10B解码等等，不再一一说明。

如图7所示，信号传输总延时Delay可为发送端的延时、板上走线延时和接收端延时三者总和。正如前述说明中，板上走线延时在5ns左右，发送端和接收端的串行速率为16Gpbs时，发送端延时在（8+0.5N）ns左右，接收端延时在（4+0.5N）ns左右，因此即使在高复用比(如复用比为24:1，此时N=3)的情况下，总延时可控制在20ns左右。

另外，即使在最差的分割情况，比如由组合逻辑驱动的信号被切割，总延时也能控制在40ns左右，相应地验证系统仍可工作在较高的时钟（如25MHz）。

因此，本说明书实施例提供的链路复用方案，不仅可满足各种分割下的延时要求，比如即使组合逻辑驱动的信号被切割，仍可将延时控制在可承受范围，大大降低对芯片设计的分割要求，提高了分割效率，而且保证了验证系统具有较高复用比，有效解决激增的IO需求，同时还能将延时控制在很低水平，保证验证系统可工作在较高的时钟，提高了系统性能，保证了验证效率。

在一些实施方式中，一个大型的芯片设计的原型验证中，在采用多片验证芯片构成验证系统时，通常可采用多个验证子板共同构成整个验证系统，其中所述验证子板包括所述链路交换器和所述至少两片验证芯片，因而需要在验证子板之间互连的跨验证芯片信号，其传输延时也需要控制在很低水平，即需要考虑验证子板之间的互连带来的延时。

实施中，可如前述各个实施例所示的链路交换器的构思，构建出链路交换板卡（下称链路交换卡），并将各个验证子板当作验证芯片与链路交行卡进行互连。

如图8所示的结构示意图，当所述原型验证系统包括至少两个验证子板时，所述原型验证系统还包括链路交换卡，所述至少两个验证子板通过所述链路交换卡进行跨子板信号的互连。在互连中，可根据所述至少两个验证子板在所述原型验证系统中的位置关系，将所述链路交换卡设置于所述至少两个验证子板之间，以使所述链路交换卡到每个验证子板的传输延时满足预设第二阈值。

需要说明的是，链路交换卡可采用高速的多路开关，开关的形式可为电路、光路等形式，链路交换卡用于将多块验证子板进行组网，以组网成更大的验证系统，便于对超大型芯片设计进行原型验证。

采用链路交换卡后，虽然增加了系统复杂度，但验证系统可灵活地对芯片设计的分割结果进行原型验证，以及可通过调整时钟支持速率调整功能。

在一些实施方式中，前述任一实施中的链路交换器，可包括至少一组多到多的选择开关，即采用高速的多到多开关构成链路交换器。

实施中，原型验证系统还可包括配置接口单元，从而可根据所述预设数量的目标信号在所述第一验证芯片和所述第二验证芯片之间的互连关系，利用所述配置接口单元对所述至少一组多到多的选择开关进行配置，以形成所述分发策略。

通过对链路交换器进行预先配置，可获得分发策略，从而在信号互连中，根据分发策略快捷地实现跨验证芯片信号之间的互连，可降低信号延时。

在一些实施方式中，前述任一实施中，可借助高速PHY（物理接口收发器）接口，在验证芯片和链路交换器之间实现跨验证芯片信号的互连。

实施中，链路交换器还可包括物理接口收发器（即PHY接口），此时第一验证芯片和第二验证芯片可通过所述物理接口收发器进行跨验证芯片信号的互连。

实施中，PHY接口之间的互连，可通过背板互连、线缆互连、光纤通信互连等，而且互连中采用的互连方式、通信协议等，可根据应用需要进行选择，比如传输数据速率的需要，比如板级内、板级间互连需要等，则忽略不作具体限定。

通过PHY接口进行互连，虽然可能增加一定延时，但PHY接口传输延时通常极低（比如2ns左右），而且FPGA中实现的PHY接口，其固有延时也极低（比如2ns左右），而且还可以通过用户逻辑模块来调整时钟实现数据传输延时的调整，因而采用PHY接口后，不仅可实现更高速的串行传输，比如将较低的速率提升到16Gbps，还可增加互连的灵活性，以及可支持多种传输速率，以适应不同物理环境应用需要。

在一些实施方式中，前述任一实施中，可验证芯片与链路交换器之间采用缓冲器连接，此时链路交换器可通过再驱动buffer，将分割中的环形路径变为并行驱动路径，避免跨验证芯片信号在分割中的长路径。

实施中，链路交换器还可包括高速的缓冲驱动单元（即buffer单元），验证芯片之间的跨验证芯片信号可基于buffer驱动进行互连。

通过驱动buffer，在保证跨验证芯片信号在板上进行高速串行传输时，仍可将延时控制在较低水平（比如5ns以内）。

基于相同发明构思，本说明书实施例还提供与前述链路复用方法对应的链路复用系统。

本说明书实施例提供的一种链路复用系统，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连。

如图9所示，所述链路复用系统900包括：确定单元701，根据第一验证芯片对应的待验证分割结果确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；高速串行发送单元703，利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；分发单元705，按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；高速串行接收单元707，利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据。

基于相同发明构思，本说明书实施例还提供一种原型验证方法，以基于低延时的链路复用方案对芯片设计进行原型验证。

本说明书实施例提供的一种原型验证方法，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连。

如图10所示，所述原型验证方法可包括：

步骤S802、确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；

步骤S804、利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；

步骤S806、按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；

步骤S808、利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据；

步骤S810、利用所述第一验证芯片和所述第二验证芯片，对待验证的芯片设计进行原型验证。

通过步骤S802至S810，可对各种分割结果基于低延时的原型验证系统进行验证，保证验证系统具有高复用比的同时，具有较高的系统性能，也能够对芯片设计进行更灵活的原型验证。

需要说明的是，步骤S802至步骤S808，可参照前述各个实施例中步骤S202至S208所涉及的各实施内容，这里不再赘述。

在一些实施方式中，可采用预设的分割算法直接对待验证的芯片设计进行分割，以分别确定第一验证芯片和第二验证芯片各自对应的待验证分割结果，并将分割结果应用到第一验证芯片、第二验证芯片中进行原型验证。

基于低延时的链路复用方案对芯片设计进行原型验证方法，可适应各种分割情况，因而可直接基于预设的分割算法对芯片设计进行分割，然后进行原型验证，有效降低了原型验证中对分割结果的频繁调整工作，提高了分割效率和原型验证效率。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的产品实施例而言，由于其与方法是对应的，描述比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中，各个实施例均可为完全硬件实施例、完全软件实施例或结合软件和硬件实施的实施例。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种链路复用方法，其特征在于，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；

所述链路复用方法包括：

确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；

利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；

按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；

利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据。

2.根据权利要求1所述的链路复用方法，其特征在于，在利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理前，所述链路复用方法还包括：

基于第一时钟频率对所述目标数据进行同步处理，所述第一时钟频率与所述第一千兆收发器的时钟频率相同。

3.根据权利要求2所述的链路复用方法，其特征在于，所述链路复用方法还包括：

对同步处理后的所述目标数据按预设的分组策略形成若干组的分组数据。

4.根据权利要求3所述的链路复用方法，其特征在于，所述链路复用方法还包括：对所述分组数据加扰码处理。

5.根据权利要求1所述的链路复用方法，其特征在于，在利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理前，所述链路复用方法还包括：

利用所述第一千兆收发器对所述目标数据进行8B/10B编码。

6.根据权利要求1所述的链路复用方法，其特征在于，所述链路复用方法还包括：

根据所述第一验证芯片和所述第二验证芯片在所述原型验证系统中的位置关系，将所述链路交换器设置于所述第一验证芯片和所述第二验证芯片之间，以使所述链路交换器到每个验证芯片的传输延时满足预设第一阈值。

7.根据权利要求1所述的链路复用方法，其特征在于，所述链路复用方法还包括：

根据分割结果，针对分割后由组合逻辑驱动的所述目标信号，逐级向上搜索以确定所述由组合逻辑驱动的所述目标信号对应的用户时钟。

8.根据权利要求1所述的链路复用方法，其特征在于，确定预设数量的目标信号，包括：

根据延时约束条件，从第一验证芯片对应的分割结果中确定预设数量的目标信号。

9.根据权利要求1所述的链路复用方法，其特征在于，当所述原型验证系统包括至少两个验证子板时，所述原型验证系统还包括链路交换卡，其中所述验证子板包括所述链路交换器和所述至少两片验证芯片，所述至少两个验证子板通过所述链路交换卡进行跨子板信号的互连；

所述链路复用方法还包括：

根据所述至少两个验证子板在所述原型验证系统中的位置关系，将所述链路交换卡设置于所述至少两个验证子板之间，以使所述链路交换卡到每个验证子板的传输延时满足预设第二阈值。

10.根据权利要求1-9中任意一项所述的链路复用方法，其特征在于，所述链路交换器包括至少一组多到多的选择开关，所述原型验证系统还包括配置接口单元；

所述链路复用方法还包括：

根据所述预设数量的目标信号在所述第一验证芯片和所述第二验证芯片之间的互连关系，利用所述配置接口单元对所述至少一组多到多的选择开关进行配置，以形成所述分发策略。

11.根据权利要求1-9中任意一项所述的链路复用方法，其特征在于，所述链路交换器包括物理接口收发器，所述第一验证芯片和所述第二验证芯片通过所述物理接口收发器进行跨验证芯片信号的互连。

12.根据权利要求1-9中任意一项所述的链路复用方法，其特征在于，所述链路交换器包括缓冲驱动单元，所述第一验证芯片和所述第二验证芯片通过所述缓冲驱动单元进行跨验证芯片信号的互连。

13.一种链路复用系统，其特征在于，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；

所述链路复用系统包括：

确定单元，确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；

高速串行发送单元，利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；

分发单元，按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；

高速串行接收单元，利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据。

14.一种原型验证方法，其特征在于，应用于芯片设计的原型验证系统，所述原型验证系统包括链路交换器、第一验证芯片和第二验证芯片，所述第一验证芯片包括第一千兆收发器，所述第二验证芯片包括第二千兆收发器，所述第一千兆收发器和所述第二千兆收发器通过所述链路交换器进行跨验证芯片信号的互连；

所述原型验证方法包括：

确定预设数量的目标信号，所述目标信号为从所述第一验证芯片向所述第二验证芯片传输的跨验证芯片信号；

利用所述第一千兆收发器对所述预设数量的目标信号对应的目标数据进行并行转串行处理，以形成比特串数据包，并将所述比特串数据包向所述链路交换器传输；

按预设的分发策略，利用所述链路交换器将所述比特串数据包向所述第二千兆收发器分发；

利用所述第二千兆收发器对所述比特串数据包进行串行转并行处理，以恢复出所述目标数据；

利用所述第一验证芯片和所述第二验证芯片，对待验证的芯片设计进行原型验证。

15.根据权利要求14所述的原型验证方法，其特征在于，所述原型验证方法还包括：

利用预设的分割算法对待验证的芯片设计进行分割处理，以分别确定第一验证芯片和第二验证芯片各自对应的待验证分割结果。

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