CN116301200A - 一种全局时钟同步的优化方法、电子设备和存储介质 - Google Patents

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Abstract

本申请公开一种全局时钟同步的优化方法、电子设备和存储介质，其中方法包括：在FPGA设计中嵌入时钟同步IP，生成FPGA比特流；锁定复位信号，使所述FPGA设计处于复位状态，配置所述FPGA比特流到FPGA；运行主机端时钟同步程序；释放所述复位信号，运行所述FPGA设计。本申请采用去全局化的信号同步思想，并直接使用FPGA内部较为丰富的时钟资源，设计对应的串行级联同步IP模块，实现了全局时钟板去除(包括控制板PCM上的任何全局时钟网络)，简化了时钟连接结构，提高了系统灵活性；此外，串行结构在布局上扩展了所能互联的FPGA数量，不在受限于物理连接线以及信号驱动能力，降低了系统的硬件成本。

Description

一种全局时钟同步的优化方法、电子设备和存储介质
技术领域
本申请涉及FPGA技术领域，具体地涉及一种全局时钟同步的优化方法、电子设备和存储介质。
背景技术
目前主流的FPGA原型分割方案使用的都是星形结构的外部互联板卡，即通过一块外部全局时钟板卡等长驱动多个子系统，从而构建一个较大的互联结构；由于在芯片行业的前期，芯片设计规模并不大，一般大型互联只需要4到8片高容量FPGA即可满足需求；原来星形驱动的全局时钟同步方案，具有简单可靠的优点，同时也可以满足需求；但现阶段随着AI等兴起，芯片设计的规模已经扩展到数十颗乃至更多，星形驱动的方案已受限于其物理连接以及驱动能力等已经不能满足需求；因此，对于规模更大的FPGA原型系统互联需要一种更为灵活的串形级联式的全局时钟软件同步方案。
本背景技术描述的内容仅为了便于了解本领域的相关技术，不视作对现有技术的承认。
发明内容
因此，本发明实施例意图提供一种全局时钟同步的优化方法、电子设备和存储介质。
在第一方面，本发明实施例提供了一种全局时钟同步的优化方法，所述方法包括：
在FPGA设计中嵌入时钟同步IP，生成FPGA比特流；
锁定复位信号，使所述FPGA设计处于复位状态，配置所述FPGA比特流到FPGA；
运行主机端时钟同步程序；
释放所述复位信号，运行所述FPGA设计。
在其中一个实施例中，所述方法还包括：
在相邻FPGA之间连接IO互联线。
在其中一个实施例中，所述IO互联线包括原IO互联线或者专用时钟线。
在其中一个实施例中，所述时钟同步IP包括第一时钟输出和第二时钟输出；
所述第一时钟输出用于本端逻辑使用；
所述第二时钟输出用于对端逻辑使用。
在其中一个实施例中，所述方法还包括：生成所述时钟同步IP，包括：
通过外部时钟基准输入；
通过FPGA内部的MMCM单元产生所述第一时钟输出和第二时钟输出。
在其中一个实施例中，所述时钟同步IP包括反馈输出逻辑、相位控制逻辑、反馈输入逻辑、抽取控制逻辑。
在其中一个实施例中，所述方法还包括：
通过所述反馈输出逻辑使用一组当前的用户时钟驱动一根输出信号，产生校验对比的码流；
通过所述反馈输入逻辑根据反馈输出逻辑提供的校验码流，使用采样时钟进行采样，判断当前信号是否稳定。
在其中一个实施例中，所述方法还包括：
通过所述相位控制逻辑对整个周期进行移相，并通过反馈输入逻辑不断对对端的输出数据进行采样，根据收到校验数据的稳定性，找出左右两端不稳定的时钟点并扫描出稳定的有效宽度，再设置MMCM为调整两端的中间值，将MMCM设置到采样中间点；
所述抽取控制逻辑通过通过已同步的高频时钟发送同步抽取标志，接收端根据发送端的同步信号进行同步抽取。
在第二方面，本发明实施例提供了一种存储介质，其上存储有计算机程序，其中，所述程序被处理器运行时实现如前面实施例中任一所述的方法。
在第三方面，本发明实施例提供了一种电子设备，包括：处理器和存储有计算机程序的存储器，所述处理器被配置为在运行计算机程序时实现前面实施例中任一所述的方法。
本发明实施例中使用的一种全局时钟同步的优化方法、电子设备和存储介质采用去全局化的信号同步思想，并直接使用FPGA内部较为丰富的时钟资源，设计对应的串行级联同步IP模块，实现了全局时钟板去除(包括控制板PCM上的任何全局时钟网络)，简化了时钟连接结构，提高了系统灵活性；此外，串行结构在布局上扩展了所能互联的FPGA数量，不在受限于物理连接线以及信号驱动能力，降低了系统的硬件成本。
本发明实施例的其他可选特征和技术效果一部分在下文描述，一部分可通过阅读本文而明白。
附图说明
以下，结合附图来详细说明本发明的实施例，所示出的元件不受附图所显示的比例限制，附图中相同或相似的附图标记表示相同或类似的元件，其中：
图1示出了根据本发明实施例的一种全局时钟同步的优化方法的流程图；
图2示出了根据本发明实施例的时钟IP起始形态的示意图；
图3示出了根据本发明实施例的时钟IP中间形态的示意图；
图4示出了根据本发明实施例的相位控制逻辑对整个周期进行移相示意图；
图5示出了根据本发明实施例的对于多个时钟源在设计中例化多个模块的起始形态示意图；
图6示出了根据本发明实施例的对于多个时钟源在设计中例化多个模块的中间形态示意图；
图7示出了根据本发明实施例的主机端时钟同步程序流程图；
图8示出了根据本发明实施例的电子设备的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。
在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
目前主流的FPGA原型分割方案使用的都是星形结构的外部互联板卡，即通过一块外部全局时钟板卡等长驱动多个子系统，从而构建一个较大的互联结构；由于在芯片行业的前期，芯片设计规模并不大，一般大型互联只需要4到8片高容量FPGA即可满足需求；原来星形驱动的全局时钟同步方案，具有简单可靠的优点，同时也可以满足需求；但现阶段随着AI等兴起，芯片设计的规模已经扩展到数十颗乃至更多，星形驱动的方案已受限于其物理连接以及驱动能力等已经不能满足需求；因此，对于规模更大的FPGA原型系统互联需要一种更为灵活的串形级联式的全局时钟软件同步方案。
为了解决上述问题，本申请提出了一种全局时钟同步的优化方法、电子设备和存储介质。
缩写注释：
FPGA: Field Programmable Gate Array，可编程逻辑阵列。
MMCM: mixed-mode clock manager，FPGA内部提供的一种时钟单元。
PLL: phase-locked loop，FPGA内部提供的一种时钟单元。
PCM:Power Control Manager，FPGA原型验证板的控制板,对本板提供基本的电源、时钟、复位信号等。
BUFG:Global Clock buffer，FPGA内部的全局时钟缓冲单元，用于增加时钟信号的驱动能力。
DRP:Dynamic Reconfiguration Port，xilinx FPGA提供的用于动态配置内部单元的接口。
图1示出了根据本发明实施例的一种全局时钟同步的优化方法的流程图。本申请实施例的一种全局时钟同步的优化方法包括：
如图1所示，在步骤S101处，在FPGA设计中嵌入时钟同步IP，生成FPGA比特流。接下来，转到步骤S102。
在步骤S102处，锁定复位信号，使所述FPGA设计处于复位状态，配置所述FPGA比特流到FPGA。接下来，转到步骤S103。
在步骤S103处，运行主机端时钟同步程序。接下来，转到步骤S104。
在步骤S104处，释放所述复位信号，运行所述FPGA设计。
其中，本申请需要在相邻FPGA之间连接IO互联线，
具体的在本实施例中所述IO互联线包括原IO互联线或者专用时钟线。
此外，步骤S101中的所述时钟同步IP包括第一时钟输出和第二时钟输出；所述第一时钟输出用于本端逻辑使用；所述第二时钟输出用于对端逻辑使用。
本实施例所述方法还包括：生成所述时钟同步IP，包括：通过外部时钟基准输入；通过FPGA内部的MMCM单元产生所述第一时钟输出和第二时钟输出。所述时钟同步IP包括反馈输出逻辑、相位控制逻辑、反馈输入逻辑、抽取控制逻辑。
本申请的所述方法还包括：通过所述反馈输出逻辑使用一组当前的用户时钟驱动一根输出信号，产生校验对比的码流；通过所述反馈输入逻辑根据反馈输出逻辑提供的校验码流，使用采样时钟进行采样，判断当前信号是否稳定。通过所述相位控制逻辑对整个周期进行移相，并通过反馈输入逻辑不断对对端的输出数据进行采样，根据收到校验数据的稳定性，找出左右两端不稳定的时钟点并扫描出稳定的有效宽度，再设置MMCM为调整两端的中间值，将MMCM设置到采样中间点；所述抽取控制逻辑通过通过已同步的高频时钟发送同步抽取标志，接收端根据发送端的同步信号进行同步抽取。
图2示出了根据本发明实施例的时钟IP起始形态的示意图，图3示出了根据本发明实施例的时钟IP中间形态的示意图。如图2和图3所示，时钟同步IP是通过外部时钟基准输入的（由FPGA原型验证板的控制板PCM提供,不需要单独的外部时钟板卡），利用FPGA内部的MMCM单元产生两组指定频率的不同相位的时钟输出，一组提供给本端用户设计逻辑使用，一组提供给对端逻辑使用。该IP分两种形态，内部结构基本一致（只在时钟输入源端有区别），起始形态（图2）和中间形态（图3）。
需要说明的是，本申请的时钟IP主要包含反馈输出逻辑、相位控制逻辑、反馈输入逻辑、抽取控制逻辑等几个部分。具体为：
（1）反馈输出逻辑：使用一组当前的用户时钟驱动一根输出信号，产生校验对比的码流（一般为PRBS或固定码流）。
（2）反馈输入逻辑：根据反馈输出逻辑提供的校验码流，使用采样时钟进行采样，判断当前信号是否稳定。
（3）相位控制逻辑：对整个周期进行移相，并通过反馈输入逻辑不断对对端的输出数据进行采样，根据收到校验数据的稳定性，如图4所示，找出左右两端不稳定的时钟点（左沿、右沿）并扫描出稳定的有效宽度，再设置MMCM为调整两端的中间值，将MMCM设置到采样中间点。此时满足对应的模型计算公式可以估算出当前时钟传递上的路径延时，从而将其提前补偿，完成两个FPGA之间的同步。
抽取控制逻辑：（该逻辑仅在同步频率低于10MHz时需要，图中用虚线框表示）MMCM的一般工作频率范围要求不低于10MHz，对于低于10MHz的低频信号由于超出MMCM的允许时钟输入范围，可以通过已同步的高频时钟发送同步抽取标志，接收端根据发送端的同步信号进行同步抽取。
两个FPGA之间的一组时钟级联信号由两根线构成，一根用于时钟传递（可以是差分或单端），另一个为双向数据校验。
主机端时钟同步程序：通过FPGA原型主板PCM提供的控制接口（网口或USB等），下发控制命令依次给到F1-F2、F2-F3、…等，每次同步相邻两片FPGA，逐步完成整个系统的时钟同步
图5示出了根据本发明实施例的对于多个时钟源在设计中例化多个模块的起始形态示意图；图6示出了根据本发明实施例的对于多个时钟源在设计中例化多个模块的中间形态示意图，如图5和图6，对于多个时钟源将需要用户在设计中例化多个模块。
图7示出了根据本发明实施例的主机端时钟同步程序流程图。具体的，本申请的操作方法包括：
（1）在用户设计中嵌入时钟同步IP（基于FPGA自带的MMCM或PLL单元进行时钟相位调整），并一起生成FPGA比特流。
（2）相邻FPGA之间连接IO互联线（复用原IO互联线或者使用专用的时钟线），该IO互联线少量部分用于时钟同步，其余信号仍可作为分割后的信号互联使用（这种串接的方式可以方便的比原来通用的星型方法提供更多的FPGA之间互联）。
（3）锁定用户复位信号，使用户设计处于复位状态，再配置用户设计生成的比特流到FPGA.
（4）运行主机端时钟同步程序，等待时钟完成同步。
（5）释放用户复位信号，用户设计开始运行。
本申请的具体实施过程如下所述：
本申请以20颗FPGA之间时钟同步为例（更多FPGA的操作类似），假设该组网采用的每块FPGA单板上有4颗FPGA,那么一共需要5块这样的单板，每个单板都有一个独立的IP，其通过网线连接到交换机并和一台控制PC之间进行通信，控制PC端运行时钟同步程序，时钟同步程序依次同步F1-F2、F2-F3、……直到全部完成同步。
其中各子模块的具体实现详见如下(1)、（2）、（3）、（4）、（5）部分描述。
（1）FPGA之间的时钟同步线可以直接复用原先的IO互联线，也可以专门定义一种时钟互联线。这里不做约束。
（2）相位控制逻辑使用Xilinx DRP接口控制MMCM（不限于Xilinx FPGA,同功能类型的FPGA均适用）,使用环形总线级联多个IP模块，并通过控制板PCM提供的系统接口(这里是网口)与外部主机通信。
当调整MMCM设置到采样中间点时，Tpath满足计算以下公式：
Figure SMS_1
其中，Tpath为需要求取的时钟由上端（F1）传递到下端（F2）造成的路径延时，Tco为发送端的寄存器输出延时，此数值很小，可忽略或用典型值代替，Tdata为发送端（下端/F2）到接收端（上端/F1）的路径延时，此值约等于Tpath（时钟路径和数据路径近似等长），Tmmcm为当前设置MMCM单元的移相时间值，Tclk为当前待同步时钟的周期。
根据上述公式计算当前时钟传输路径的延时Tpath，设定并锁定移相参数，补偿时钟由起始FPGA传递到下一FPGA之间的延时，即完成一组时钟同步。这一功能的实现需要控制PC的同步程序辅助
（3）抽取控制逻辑：高频到低频抽取使用计数器方式分频实现；另一种方式使用Xilinx FPGA 内置的分频模块BUFG_DIV，其中BUFG_DIV是FPGA内部的全局时钟分频缓冲单元，利用抽取标志驱动使能信号实现。实现步骤如下：
1、同高频直接同步一样，移相对齐，此时在两块FPGA之间对齐的是高频时钟。
2、通过主机控制接口（这里是网口）设置上端（假设为F1）反馈输入逻辑和下端（假设为F2）反馈输出逻辑工作在抽取标志发送接收模式（此时校验数据端口由上端发送给下端，属于相反方向，此时不再是下端向上端反馈，因此图中显示为双向箭头）。
3、上端（假设为F1）根据本端低频时钟起始位置，发送同步抽取信号。
4、下端（假设为F2）检测到同步抽取标志后，开始同步抽取，从而实现同步。
（4）反馈输入输出校验逻辑采用PRBS码流校验或两端约定的一组特殊数据码流。
本发明实施例中使用的一种全局时钟同步的优化方法、电子设备和存储介质采用去全局化的信号同步思想，并直接使用FPGA内部较为丰富的时钟资源，设计对应的串行级联同步IP模块，实现了全局时钟板去除(包括控制板PCM上的任何全局时钟网络)，简化了时钟连接结构，提高了系统灵活性；此外，串行结构在布局上扩展了所能互联的FPGA数量，不在受限于物理连接线以及信号驱动能力，降低了系统的硬件成本。
此外，本申请还提出了一种存储介质，其上存储有计算机程序，其中，所述程序被处理器运行时实现如前面实施例所述的方法。
在本发明实施例中，提供一种电子设备，包括：处理器和存储有计算机程序的存储器，所述处理器被配置为在运行计算机程序时执行任一本发明实施例的一种全局时钟同步的优化方法。
在一些实施例中，所述电子设备可以结合任一实施例的一种全局时钟同步的优化方法特征，反之亦然，在此不赘述。
图8示出了一种可以实施本发明实施例的方法或实现本发明实施例的电子设备的示意图，在一些实施例中可以包括比图示更多或更少的电子设备。在一些实施例中，可以利用单个或多个电子设备实施。在一些实施例中，可以利用云端或分布式的电子设备实施。
如图8所示，电子设备包括处理器801，其可以根据存储在只读存储器（ROM）802中的程序和/或数据或者从存储部分808加载到随机访问存储器（RAM）803中的程序和/或数据而执行各种适当的操作和处理。处理器801可以是一个多核的处理器，也可以包含多个处理器。在一些实施例中，处理器801可以包含一个通用的主处理器以及一个或多个特殊的协处理器，例如，中央处理器（CPU）、图形处理器（GPU）、神经网络处理器（NPU）、数字信号处理器（DSP）等等。在RAM 803中，还存储有电子设备操作所需的各种程序和数据。处理器801、ROM802以及RAM 803通过总线804彼此相连。输入/输出（I/O）接口805也连接至总线804。
上述处理器与存储器共同用于执行存储在存储器中的程序，所述程序被计算机执行时能够实现上述各实施例描述的方法、步骤或功能。
以下部件连接至I/O接口805：包括键盘、鼠标、触摸屏等的输入部分806；包括诸如阴极射线管（CRT）、液晶显示器（LCD）等以及扬声器等的输出部分807；包括硬盘等的存储部分808；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分809。通信部分1009经由诸如因特网的网络执行通信处理。驱动器810也根据需要连接至I/O接口805。可拆卸介质811，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器810上，以便于从其上读出的计算机程序根据需要被安装入存储部分808。图8中仅示意性示出部分组件，并不意味着计算机系统只包括图8所示组件。
上述实施例阐明的系统、装置、模块或单元，可以由计算机或其关联部件实现。计算机例如可以为移动终端、智能电话、个人计算机、膝上型计算机、车载人机交互设备、个人数字助理、媒体播放器、导航设备、游戏控制台、平板电脑、可穿戴设备、智能电视、物联网系统、智能家居、工业计算机、服务器或者其组合。
尽管未示出，在本发明实施例中，提供一种存储介质，所述存储介质存储有计算机程序，所述计算机程序配置成被运行时执行任一本发明实施例的方法。
在本发明的实施例的存储介质包括永久性和非永久性、可移动和非可移动的可以由任何方法或技术来实现信息存储的物品。存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。
在本发明的实施例的方法、程序、系统、装置等，可以在单个或多个连网的计算机中执行或实现，也可以在分布式计算环境中实践。在本说明书实施例中，在这些分布式计算环境中，可以由通过通信网络而被连接的远程处理设备来执行任务。
本领域技术人员应明白，本说明书的实施例可提供为方法、系统或计算机程序产品。因此，本领域技术人员可想到，上述实施例阐明的功能模块/单元或控制器以及相关方法步骤的实现，可以用软件、硬件和软/硬件结合的方式实现。
除非明确指出，根据本发明实施例记载的方法、程序的动作或步骤并不必须按照特定的顺序来执行并且仍然可以实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
在本文中，针对本发明的多个实施例进行了描述，但为简明起见，各实施例的描述并不是详尽的，各个实施例之间相同或相似的特征或部分可能会被省略。在本文中，“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”意指适用于根据本发明的至少一个实施例或示例中，而非所有实施例。上述术语并不必然意味着指代相同的实施例或示例。在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
已参考上述实施例具体示出并描述了本发明的示例性系统及方法，其仅为实施本系统及方法的最佳模式的示例。本领域的技术人员可以理解的是可以在实施本系统及/或方法时对这里描述的系统及方法的实施例做各种改变而不脱离界定在所附权利要求中的本发明的精神及范围。

Claims (10)

1.一种全局时钟同步的优化方法，其特征在于，所述方法包括：
在FPGA设计中嵌入时钟同步IP，生成FPGA比特流；
锁定复位信号，使所述FPGA设计处于复位状态，配置所述FPGA比特流到FPGA；
运行主机端时钟同步程序；
释放所述复位信号，运行所述FPGA设计。
2.根据权利要求1所述的一种全局时钟同步的优化方法，其特征在于，所述方法还包括：
在相邻FPGA之间连接IO互联线。
3.根据权利要求2所述的一种全局时钟同步的优化方法，其特征在于，所述IO互联线包括原IO互联线或者专用时钟线。
4.根据权利要求1所述的一种全局时钟同步的优化方法，其特征在于，所述时钟同步IP包括第一时钟输出和第二时钟输出；
所述第一时钟输出用于本端逻辑使用；
所述第二时钟输出用于对端逻辑使用。
5.根据权利要求4所述的一种全局时钟同步的优化方法，其特征在于，所述方法还包括：生成所述时钟同步IP，包括：
通过外部时钟基准输入；
通过FPGA内部的MMCM单元产生所述第一时钟输出和第二时钟输出。
6.根据权利要求1所述的一种全局时钟同步的优化方法，其特征在于，所述时钟同步IP包括反馈输出逻辑、相位控制逻辑、反馈输入逻辑、抽取控制逻辑。
7.根据权利要求6所述的一种全局时钟同步的优化方法，其特征在于，所述方法还包括：
通过所述反馈输出逻辑使用一组当前的用户时钟驱动一根输出信号，产生校验对比的码流；
通过所述反馈输入逻辑根据反馈输出逻辑提供的校验码流，使用采样时钟进行采样，判断当前信号是否稳定。
8.根据权利要求6所述的一种全局时钟同步的优化方法，其特征在于，所述方法还包括：
通过所述相位控制逻辑对整个周期进行移相，并通过反馈输入逻辑不断对对端的输出数据进行采样，根据收到校验数据的稳定性，找出左右两端不稳定的时钟点并扫描出稳定的有效宽度，再设置MMCM为调整两端的中间值，将MMCM设置到采样中间点；
所述抽取控制逻辑通过已同步的高频时钟发送同步抽取标志，接收端根据发送端的同步信号进行同步抽取。
9.一种存储介质，其上存储有计算机程序，其中，所述程序被处理器运行时实现如权利要求1-8中任一所述的方法。
10.一种电子设备，其特征在于，包括：处理器和存储有计算机程序的存储器，所述处理器被配置为在运行计算机程序时实现权利要求1-8中任一所述的方法。
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