JP2008258692A - クロック乗換回路 - Google Patents

Abstract

【課題】１逓倍クロックと定数倍クロックとの間のクロック乗換を確実に行うクロック乗換回路を提供する。
【解決手段】２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦで、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換され、２ルートの１逓倍クロックＣＬＫ（×１）から１ルートの２逓倍クロック（×２）に確実に乗換えられる。また、偶数・奇数番号シリアル（１，２，３，４）のスキャンデータが、デファイナ信号ＤＥＦと２逓倍クロックＣＬＫ（×２）とをＮＯＲ回路３６を介したクロックＣＬＫ（×１）で一旦変換された後に、１逓倍クロックＣＬＫ（×１）に乗換えられ、１ルートの２逓倍クロックから、２ルートの１逓倍クロックＣＬＫ（×１）に戻る際、スキューを考慮したスキャンデータが確実に再現される。
【選択図】図１

Description

この発明は、クロック乗換回路に係り、たとえば、１逓倍のクロックに同期して伝送されるスキャンデータを２逓倍のクロックに乗せ換えて伝送する場合や、２逓倍のクロックに同期して伝送されるスキャンデータを１逓倍のクロックに乗せ換えて伝送する場合に用いて好適なクロック乗換回路に関する。

同期式デジタル伝送システムなどに用いられる電子回路やＬＳＩ（Large Scale Integrated circuit、大規模集積回路）などでは、１逓倍の伝送クロックに同期して伝送される２ルートのスキャンデータを、たとえば２逓倍の内部クロックに乗せ換えて１ルートのスキャンデータとして伝送する場合や、２逓倍の内部クロックに同期して伝送される１ルートのスキャンデータを１逓倍の伝送クロックに乗せ換えて２ルートのスキャンデータとして伝送する場合に対応したクロック乗換回路が設けられているものがある。

この種のクロック乗換回路は、従来では、たとえば図１１に示すように、シフトレジスタ１と、ＤＦＦ（遅延型フリップフロップ）２，３とから構成され、同シフトレジスタ１及びＤＦＦ２でＳ／Ｐ変換部（シリアル／パラレル変換部）、及びＤＦＦ２でクロック乗換部が構成されている。このクロック乗換回路では、シリアルデータｓｄがシフトレジスタ１に入力され、伝送クロックｃｋａによりｎビットのパラレルデータｐｄに変換され、同パラレルデータｐｄがＳ／Ｐ変換パルスｃｐによりＤＦＦ２に取り込まれ、図１２に示すように、同ＤＦＦ２からｎビットのパラレルデータｄａ（ｄ１，ｄ２，…，ｄｎ）が出力される。パラレルデータｄａは、内部クロックｃｋｂの立上がりに同期してＤＦＦ３に取り込まれ、同ＤＦＦ３からｎビットの出力データｄｂ（ｄ１，ｄ２，…，ｄｎ）が出力される。

このクロック乗換回路では、伝送クロックｃｋａと内部クロックｃｋｂとの位相差が考慮されず、Ｓ／Ｐ変換後のパラレルデータｐｄが、単に内部クロックｃｋｂに同期して出力される。また、Ｓ／Ｐ変換部のＤＦＦ２の動作遅延時間、伝送線路の遅延時間、及びクロック乗換部のＤＦＦ３のセットアップ時間などが、ｎ本のパラレルビット間で、ばらつきがある。このため、伝送クロックｃｋａと内部クロックｃｋｂとの位相が接近し、クロック乗換部のＤＦＦ３がパラレルデータｄａを取り込むタイミングが、Ｓ／Ｐ変換部から出力されるパラレルデータｄａの変化点に近づくと、内部クロックｃｋｂで各ビット同時にパラレルデータｄａを取り込んでも、出力データｄｂのｎビットの間でデータのずれが生じるため、データが同一タイミングで出力されないというという問題点がある。このため、この問題点を改善したクロック乗換回路が提案されている。

この種のクロック乗換回路としては、たとえば、特許文献１に記載されたものがある。
特許文献１に記載されたクロック乗換回路は、図１３に示すように、Ｓ／Ｐ変換部１１と、マスクパルス生成回路１２と、ＡＮＤ回路１３と、ＤＦＦ１４とから構成され、同Ｓ／Ｐ変換部１１でＳ／Ｐ変換部、及び同マスクパルス生成回路１２、ＡＮＤ回路１３及びＤＦＦ１４でクロック乗換部が構成されている。このクロック乗換回路では、マスクパルス生成回路１２により、Ｓ／Ｐ変換パルスｃｐ及び伝送クロックｃｋａに基づいてマスクパルスｍｐが生成され、ＡＮＤ回路１３により、同マスクパルスｍｐと内部クロックｃｋｂとの論理積がとられて同内部クロックｃｋｂをマスクした歯抜けの内部クロックｃｋｃが出力される。Ｓ／Ｐ変換部１１から出力されるパラレルデータｄａは、全ビットが確定した後に内部クロックｃｋｃに同期してＤＦＦ１４に取り込まれ、同ＤＦＦ１４からｎビットの出力データｄｂ（ｄ１，ｄ２，…，ｄｎ）が出力される。これにより、クロック乗換後の出力データｄｂのパラレルビット間での出力タイミングの不揃いが防止される。

また、同文献１に記載された他のクロック乗換回路では、シリアル／パラレル変換部により、シリアルデータが取り込まれ、伝送クロックに同期したシリアル／パラレル変換パルスのタイミングでパラレルデータが出力される。引延ばし回路により、シリアル／パラレル変換パルスが内部クロックの周期以上のビット長分引き延ばした延長パルスが生成される。微分回路により、延長パルスの後縁が内部クロックに同期して微分されて切替制御パルスが生成される。クロック乗換部により、切替制御パルスがアクティブモードの間は、シリアル／パラレル変換部からのパラレルデータ、及び、同切替制御パルスがノンアクティブモードの間は、自己が出力するパラレルデータが、それぞれ内部クロックによってラッチされて出力される。これにより、クロック乗換後のパラレルデータにずれが発生しない。

また、特許文献２に記載されたシフトパス制御回路では、第１のシフトパス部により、入力データがクロックにより順次シフトされ、第２のシフトパス部により、入力データが反転クロックにより順次シフトされ、選択部により、同クロックの１周期毎に２つのシフトデータが交互に選択されて出力される。
特開平０５−３１６０８６号公報（要約書、図１、図７） 特開平０４−０８５７９６号公報（第１頁、図１）

しかしながら、上記従来の技術では、次のような問題点があった。
すなわち、ＤＦＦなどの順序回路を含むＬＳＩ（Large Scale Integrated circuit、大規模集積回路）の故障箇所を特定するための試験法として、スキャンパス法がある。このスキャンパス法では、順序回路である複数のＤＦＦがシフトレジスタとして動作するように縦続接続され、スキャンパス端子からテストパタンがシリアルに入力され、シフトクロックによってシフト動作が行われ、シリアル出力の出力パタンから順序回路の故障が検出される。ところが、特許文献１に記載されたクロック乗換回路では、マスクパルスｍｐと内部クロックｃｋｂとの論理積がとられるので、クロック乗換部のＤＦＦは、内部クロックｃｋｂに対して非同期で動作することになり、スキャンデータが出力されるタイミングにずれが発生し、同クロック乗換回路をＬＳＩの１チップ上に形成した場合には、スキャンパス法による故障箇所の検出ができないという問題点がある。また、同文献１に記載された他のクロック乗換回路では、クロック乗換後のパラレルデータにずれが発生しないが、引延し回路や微分回路などが用いられ、この発明とは回路構成が異なる。

特許文献２に記載されたシフトパス制御回路では、クロックの１周期毎に２つのシフトデータが交互に出力されるが、上記の問題点を改善するものではない。

この発明は、上述の事情に鑑みてなされたもので、スキャンパステストによる故障箇所の検出が可能で、かつ、スキャンデータが出力されるタイミングにずれが発生しないクロック乗換回路を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、１逓倍のクロックに同期して伝送されるｎルート（ｎ；２以上の所定の整数）の第１のスキャンデータをｎ逓倍のクロックに乗せ換えて１ルートの第２のスキャンデータとして伝送するクロック乗換回路に係り、前記ｎ逓倍のクロックに同期し、１逓倍でかつそれぞれ位相が１／ｎ周期ずつ異なるｎ種のデファイナ信号を生成するデファイナ信号生成回路と、前記各第１のスキャンデータを前記各デファイナ信号に同期して順繰りに選択して１ルートの前記第２のスキャンデータとして出力する選択回路とが設けられていることを特徴としている。

請求項２記載の発明は、請求項１記載のクロック乗換回路に係り、デファイナ信号生成回路は、前記１逓倍のクロックを入力して前記ｎ逓倍のクロックを生成するｎ逓倍クロック生成回路と、前記１逓倍のクロックを入力し、前記ｎ逓倍クロック生成回路で生成された前記ｎ逓倍のクロックに同期させて前記各デファイナ信号として出力するデファイナ回路とから構成されていることを特徴としている。

請求項３記載の発明は、請求項１又は２記載のクロック乗換回路に係り、前記選択回路は、前記各第１のスキャンデータを前記各デファイナ信号のタイミングに対応させて保持する（ｎ−１）個の待ち合わせフリップフロップ回路と、前記各待ち合わせフリップフロップ回路に保持されている前記各第１のスキャンデータを前記各デファイナ信号に同期して順繰りに選択する選択部とから構成されていることを特徴としている。

請求項４記載の発明は、ｎ逓倍（ｎ；２以上の所定の整数）のクロックに同期して伝送される１ルートの第１のスキャンデータを１逓倍のクロックに乗せ換えてｎルートの第２のスキャンデータとして伝送するクロック乗換回路に係り、前記ｎ逓倍のクロックに同期し、１逓倍でかつそれぞれ位相が１／ｎ周期ずつ異なるｎ種のデファイナ信号を生成するデファイナ信号生成回路と、前記第１のスキャンデータを、前記各デファイナ信号に同期して順繰りに乗せ換えてから前記１逓倍のクロックに乗せ換えてｎルートの前記第２のスキャンデータとして出力する乗換え部とが設けられていることを特徴としている。

請求項５記載の発明は、請求項４記載のクロック乗換回路に係り、前記デファイナ信号生成回路は、前記１逓倍のクロックを入力して前記ｎ逓倍のクロックを生成するｎ逓倍クロック生成回路と、前記１逓倍のクロックを入力し、前記ｎ逓倍クロック生成回路で生成された前記ｎ逓倍のクロックに同期させて前記各デファイナ信号として出力するデファイナ回路とから構成されていることを特徴としている。

請求項６記載の発明は、請求項４又は５記載のクロック乗換回路に係り、前記乗換え部は、前記第１のスキャンデータを、前記各デファイナ信号に同期して順繰りに取り込んで保持するｎ個の保持回路と、前記各保持回路に保持されている各スキャンデータを前記１逓倍のクロックに乗せ換えてｎルートの前記第２のスキャンデータとして出力するｎ個のフリップフロップ回路とから構成されていることを特徴としている。

この発明の構成によれば、デファイナ信号生成回路により、ｎ逓倍のクロックに同期し、１逓倍でかつそれぞれ位相が１／ｎ周期ずつ異なるｎ種のデファイナ信号が生成され、選択回路により、各第１のスキャンデータが同各デファイナ信号に同期して順繰りに選択されて１ルートの第２のスキャンデータとして出力されるので、確実にクロック乗換を行うことができる。また、乗換え部により、第１のスキャンデータが、各デファイナ信号に同期して順繰りに乗せ換えられてから１逓倍のクロックに乗せ換えられてｎルートの第２のスキャンデータとして出力されるので、確実にクロック乗換を行うことができる。

２逓倍クロックに同期した１逓倍のデファイナ信号で、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換され、また、偶数・奇数番号シリアルのスキャンデータが、デファイナ信号と２逓倍クロックとをＮＯＲ回路を介したクロックで一旦変換された後に、１逓倍クロックに乗換えられるクロック乗換回路を提供する。

図１は、この発明の第１の実施例であるクロック乗換回路の要部の電気的構成及び各部の動作を示す図である。
この例のクロック乗換回路は、同図に示すように、ＦＦ（×１）２１，２２と、クロック乗換部２３と、ＦＦ（×２）２６，２７，２８，２９と、分岐部３０と、ＦＦ（×２）３１と、ＦＦ（×１）３２，３３と、ＦＦ（×１）３４，３５と、ＮＯＲ回路３６とから構成されている。クロック乗換部２３は、ＦＦ（×１）２４と、セレクタ２５とから構成されている。分岐部３０は、ＦＦ（×２）３１を有している。

このクロック乗換回路では、１逓倍クロックＣＬＫ（×１）で動作するＦＦ（×１）２１，２２の２ルートのスキャンパス（ＳＩＮ０，ＳＩＮ１）から、２逓倍クロックＣＬＫ（×２）で動作するＦＦ（×２）２６に乗換える際、スキャンパスＳＩＮ１の偶数番号ルートに待合わせ用ＦａｌｌエッジトリガのＦＦ（×１）２４（ＦＦＦ）を１段追加し、２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦ（すなわち、２逓倍クロックＣＬＫ（×２）のＦａｌｌエッジから生成した信号）に同期して、スキャンパスＳＩＮ０の奇数番号ルートとスキャンパスＳＩＮ１の偶数番号ルートとを交互に選択制御することにより、１ルートのＦＦ（×２）２６以降のスキャンパスに接続する。

また、１ルートのＦＦ（×２）２９から２ルートのＦＦ（×１）に戻る際にも、確実に、１逓倍クロックＣＬＫ（×１）のＲｉｓｅエッジに同期したスキャンデータが取り込めるように、スキャンパスＳＩＮ１側では、偶数段のＦＦ（×２）を接続し、また、スキャンパスＳＩＮ０側では待ち合わせ用のＦＦ（×２）３１を１段追加した奇数段のＦＦ（×２）を接続する。それぞれのスキャンデータは、２逓倍クロックＣＬＫ（×２）に同期した１逓倍クロックＣＬＫ（×１）’（すなわち、２逓倍クロックＣＬＫ（×２）とデファイナ信号ＤＥＦとをＮＯＲ処理したクロック）で動作するＦＦ３２，３３で一度変換してから、１逓倍クロックＣＬＫ（×１）のＦＦ（×１）３４，３５に取り込み、２ルートのスキャンパス（ＳＯＴ０、ＳＯＴ１）に出力する。

図２は、図１中のデファイナ信号ＤＥＦを生成するデファイナ信号生成回路の電気的構成を示す回路図である。
このデファイナ信号生成回路は、同図２に示すように、２逓倍クロック生成回路（ダブラー回路）４１と、２逓倍クロック（ＣＬＫ）同期逓倍クロック（ＣＬＫ）生成回路（デファイナ回路）４２，４３とから構成されている。ダブラー回路４１は、１逓倍クロックＣＬＫ（×１）を入力して２逓倍クロックＣＬＫ（×２）を生成する。デファイナ回路４２は、２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦ及び反転デファイナ信号（×１）ｄｆｂを生成する。同様に、デファイナ回路４３も、２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）及び反転デファイナ信号（×１）を生成する。

図３は、図２中のダブラー回路４１の電気的構成を示す回路図である。
このダブラー回路４１は、同図３に示すように、バッファ５１と、可変遅延バッファ５２と、ＥＸＮＯＲ回路５３と、インバータ５４とから構成されている。このダブラー回路４１では、１逓倍クロックＣＬＫ（×１）がバッファ５１及び可変遅延バッファ５２に入力され、同可変遅延バッファ５２で遅延が制御されることによってデューティ比が変更された２つの信号がＥＸＮＯＲ回路５３に入力され、同ＥＸＮＯＲ回路５３の出力信号がインバータ５４で反転されることにより、２逓倍クロックＣＬＫ（×２）が生成される。

図４は、図２中のデファイナ回路４２の電気的構成を示す回路図である。
このデファイナ回路４２は、同図４に示すように、インバータ６１と、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）６２と、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）６３と、インバータ６４と、インバータ６５と、ｐＭＯＳ６６と、ｎＭＯＳ６７と、ｐＭＯＳ６８と、ｎＭＯＳ６９と、インバータ７０と、インバータ７１と、インバータ７２と、インバータ７３と、ｐＭＯＳ７４と、ｎＭＯＳ７５とから構成されている。デファイナ回路４３も、デファイナ回路４２と同様に構成されている。このデファイナ回路４２では、１逓倍クロックＣＬＫ（×１）、及び２逓倍クロックＣＬＫ（×２）が入力され、２逓倍クロックＣＬＫ（×２）に同期した１逓倍クロックＣＬＫ（×１）が生成される。

図５は、図４のデファイナ回路４２の動作を説明するタイムチャートである。
このデファイナ回路４２では、ダブラー回路４１で生成された２逓倍クロックＣＬＫ（×２）がクロック入力端子（ＣＬＫ）に入力され、また、１逓倍クロックＣＬＫ（×１）信号がデータ入力端子（ＣＤＩ）に入力されることにより、デファイナ出力端子（ＣＫＯ）から、２逓倍クロックＣＬＫ（×２）に同期した１逓倍（×１）サイクルのデファイナ信号ｄｆが出力される。また、クロックデータ出力端子（ＣＤＯ）から反転デファイナ信号（×１）ｄｆｂが出力され、次のデファイナ回路（図２中のデファイナ回路４３）に入力されることにより、デファイナ回路４２と同様にデファイナ信号が出力される。この場合、図５に示すように、出力されるデファイナ信号ＣＫＯ（０），ＣＫＯ（１）や、反転デファイナ信号ＣＤＯ（０），ＣＤＯ（１）は、２逓倍クロックＣＬＫ（×２）に同期している。

図６は、図１中のＦＦ（×１）２１乃至ＦＦ（×２）２６を抽出した要部を示す回路図である。
この回路では、１逓倍クロックＣＬＫ（×１）に同期したスキャンパス（ＳＩＮ０）からの奇数番号（１，３）のスキャンデータ、及びスキャンパス（ＳＩＮ１）からの偶数番号（２，４）のスキャンデータが、２逓倍クロックＣＬＫ（×２）で動作するＦＦ（×２）２６に乗り換えられる。すなわち、奇数番号（１，３）のスキャンデータと、偶数番号（２，４）のスキャンデータ側に待ち合わせ用のＦａｌｌエッジトリガのＦＦ（×１）２４を挿入した出力データとが、２逓倍クロックＣＬＫ（×２）に同期したデファイナ信号（×１）ＤＥＦに同期して、セレクタ２５で交互に選択制御される。これにより、確実なパラレル／シリアル変換が行われ、ＦＦ（×２）２６から偶数・奇数番号シリアル（１，２，３，４）のスキャンデータが得られる。

図７は、図１中のＦＦ（×１）２９乃至ＦＦ（×２）３５、及びＮＯＲ回路３６を抽出した要部を示す回路図である。
同図７に示すように、ＦＦ３２、ＮＯＲ回路３６及びセレクタ３７で、ＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓが構成され、ＦＦ３３、ＮＯＲ回路３６及びセレクタ３８で、ＮＯＲ付ＦＦｗｉｔｈスキャン回路３３Ｓが構成されている。
この回路では、偶数・奇数番号シリアル（１，２，３，４）のスキャンデータが２逓倍クロックＣＬＫ（×２）に同期してＦＦ２９に取り込まれ、デファイナ信号ＤＥＦに同期してＮＯＲ付ＦＦｗｉｔｈスキャン回路３３Ｓに取り込まれると共に、待ち合わせ用のＦＦ（×２）３１を経てＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓに取り込まれる。そして、ＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓから出力される奇数番号（１，３）のスキャンデータ（×１）が１逓倍クロックＣＬＫ（×１）に同期してＦＦ３４に取り込まれると共に、ＮＯＲ付ＦＦｗｉｔｈスキャン回路３３Ｓから出力される偶数番号（２，４）のスキャンデータが１逓倍クロックＣＬＫ（×１）に同期してＦＦ３５に取り込まれる。

図８は、図７中のＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓの要部の電気的構成を示す回路図である。
このＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓは、同図９に示すように、ＮＯＲ回路３６と、ｐＭＯＳ８１と、ｎＭＯＳ８２と、ｐＭＯＳ８３と、ｎＭＯＳ８４と、ｐＭＯＳ８５と、ｎＭＯＳ８６と、インバータ８７，８８と、ｐＭＯＳ８９と、ｎＭＯＳ９０と、ｐＭＯＳ９１と、ｎＭＯＳ９２と、インバータ９３，９４，９５と、ｐＭＯＳ９６と、ｎＭＯＳ９７と、インバータ９８，９９とから構成されている。ＮＯＲ付ＦＦｗｉｔｈスキャン回路３３Ｓも、同様に構成されている。

図９は、図８のＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓの動作を説明するタイムチャートである。
同図９に示すように、クロック端子（ＣＬＫ）には、ダブラー回路４１から出力される２逓倍クロックＣＬＫ（×２）が入力され、デファイナ端子（ＤＥＦ）には、デファイナ回路４２から出力される２逓倍クロックＣＬＫ（×２）同期の１逓倍（×１）デファイナ信号ＤＥＦが入力され、同２逓倍クロックＣＬＫ（×２）と、デファイナ信号ＤＥＦとがＮＯＲ回路３６でＮＯＲ処理されることで、２逓倍クロックＣＬＫ（×２）に同期した１逓倍動作のクロックＣＬＫ（×１）が生成される。また、スキャンモード端子（ＳＭＣ）には、通常動作モード時に“０”、及びスキャン動作時に“１”を設定することで、切り替えが行われる。

以上のように、この第１の実施例では、２逓倍クロックＣＬＫ（×２）に同期した１逓倍のデファイナ信号（×１）ＤＥＦで、奇数番号ルートと偶数番号ルートとが交互に選択制御されてパラレル／シリアル変換されるので、２ルートの１逓倍クロックＣＬＫ（×１）から１ルートの２逓倍クロック（×２）に確実に乗換えることができる。また、偶数・奇数番号シリアル（１，２，３，４）のスキャンデータが、デファイナ信号ＤＥＦと２逓倍クロックＣＬＫ（×２）とをＮＯＲ回路３６を介したクロックＣＬＫ（×１）で一旦変換された後に、１逓倍クロックＣＬＫ（×１）に乗換えられるので、１ルートの２逓倍クロックから、２ルートの１逓倍クロックＣＬＫ（×１）に戻る際、スキューを考慮したスキャンデータを確実に再現することが可能となる。

図１０は、この発明の第２の実施例であるクロック乗換回路の要部の電気的構成及び各部の動作を示す図であり、第１の実施例を示す図１中の要素と共通の要素には共通の符号が付されている。
この例のクロック乗換回路では、同図１０に示すように、図１中のＮＯＲ回路３６が削除され、デファイナ信号（×１）ＤＥＦがＦＦ３２，３３に入力されるようになっている他、ＦＦ２９の次段にＦＦ３９が設けられている。これにより、２倍逓クロックＣＬＫ（×２）のＦＦの段数が偶数段（奇数段＋待ち合わせ用ＦＦ１段）となる。

このクロック乗換回路では、２ルートの１逓倍クロックＣＬＫ（×１）のスキャンデータから、１ルートの２逓倍クロックＣＬＫ（×２）に乗換える場合は、第１の実施例と同様に、２逓倍クロックＣＬＫ（×２）に同期したデファイナ信号ＤＥＦにより、スキャンパスＳＩＮ０の奇数番号ルートとスキャンパスＳＩＮ１の偶数番号ルートとを交互に選択制御することにより、１ルートのＦＦ（×２）２６以降のスキャンパスに接続する。また、１ルートの２逓倍クロックＣＬＫ（×２）のスキャンデータから、２ルートの１逓倍クロックＣＬＫ（×１）のスキャンデータに戻る際には、２逓倍クロックＣＬＫ（×２）同期の乗換ＦＦ回路（×１）のクロック入力として、デファイナ信号ＤＥＦをＦＦ３２，３３に直接入力することにより、スキューを考慮したクロック乗換のタイミングで元のスキャンデータに戻すことが可能となる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、１逓倍クロックＣＬＫ（×１）と定数倍クロックＣＬＫ（×定数倍）との間のクロック乗換の場合、たとえば、４逓倍クロックＣＬＫ（×４）のクロック乗換の場合、１／４分周したデファイナ信号（×１）を４種生成し、１／４クロック単位で、４ルートのスキャンデータ（ＳＩＮ０〜ＳＩＮ３）に対し、スキャンデータ（ＳＩＮ０）には、待ち合わせＦＦなし、スキャンデータ（ＳＩＮ１）には、待ち合わせＦＦを１段、スキャンデータ（ＳＩＮ２）には、待ち合わせＦＦを２段、及びスキャンデータ（ＳＩＮ３）には、待ち合わせＦＦを３段挿入して、デファイナ信号で、ＳＩＮ０〜ＳＩＮ３を順繰りに選択制御することにより、１ルートの４逓倍クロックＣＬＫ（×４）に乗換えることが可能となる。

また、４ルートの１逓倍クロックＣＬＫ（×１）に戻る際にも、１／４クロック単位で、スキャンデータ（ＳＩＮ０）には、待ち合わせＦＦ３段（×４）、スキャンデータ（ＳＩＮ１）には、待ち合わせＦＦ２段（×４）、スキャンデータ（ＳＩＮ２）には、待ち合わせＦＦ１段（×４）、スキャンデータ（ＳＩＮ３）には、待ち合わせＦＦ（×４）なしを、それぞれ挿入して、４逓倍クロックＣＬＫ（×４）に同期したデファイナ回路（×１）のクロックに一旦変換した後に、４ルートの１逓倍クロックＣＬＫ（×１）に乗換えることにより、確実なスキャンデータ（ＳＯＴ０〜ＳＯＴ３）出力することが可能となる。

この発明は、１逓倍クロックと定数倍クロックとの間のクロック乗換全般に適用できる。

この発明の第１の実施例であるクロック乗換回路の要部の電気的構成及び各部の動作を示す図である。 図１中のデファイナ信号ＤＥＦを生成するデファイナ信号生成回路の電気的構成を示す回路図である。 図２中のダブラー回路４１の電気的構成を示す回路図である。 図２中のデファイナ回路４２の電気的構成を示す回路図である。 図４のデファイナ回路４２の動作を説明するタイムチャートである。 図１中のＦＦ（×１）２１乃至ＦＦ（×２）２６を抽出した要部を示す回路図である。 図１中のＦＦ（×１）２９乃至ＦＦ（×２）３５、及びＮＯＲ回路３６を抽出した要部を示す回路図である。 図７中のＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓの要部の電気的構成を示す回路図である。 図８のＮＯＲ付ＦＦｗｉｔｈスキャン回路３２Ｓの動作を説明するタイムチャートである。 この発明の第２の実施例であるクロック乗換回路の要部の電気的構成及び各部の動作を示す図である。 従来のクロック乗換回路の要部の電気的構成を示す回路図である。 図１１のクロック乗換回路の動作を説明するタイムチャートである。 従来の他のクロック乗換回路の要部の電気的構成を示す回路図である。

符号の説明

２１，２２ ＦＦ（×１）（クロック乗換回路の一部）
２３ クロック乗換部（選択回路）
２４ ＦＦ（×１）（待ち合わせフリップフロップ回路、選択回路の一部）
２５ セレクタ（選択部、選択回路の一部）
２６，２７，２８，２９ ＦＦ（×２）（クロック乗換回路の一部）
３０ 分岐部（乗換え部の一部）
３１ ＦＦ（×２）（乗換え部の一部）
３２，３３ ＦＦ（×１）（乗換え部の一部）
３４，３５ ＦＦ（×１）（乗換え部の一部）
３６ ＮＯＲ回路（乗換え部の一部）
４１ ダブラー回路（ｎ逓倍クロック生成回路、デファイナ信号生成回路の一部）
４２，４３ デファイナ回路（デファイナ信号生成回路の一部）

Claims (6)

1. １逓倍のクロックに同期して伝送されるｎルート（ｎ；２以上の所定の整数）の第１のスキャンデータをｎ逓倍のクロックに乗せ換えて１ルートの第２のスキャンデータとして伝送するクロック乗換回路であって、
   前記ｎ逓倍のクロックに同期し、１逓倍でかつそれぞれ位相が１／ｎ周期ずつ異なるｎ種のデファイナ信号を生成するデファイナ信号生成回路と、
   前記各第１のスキャンデータを前記各デファイナ信号に同期して順繰りに選択して１ルートの前記第２のスキャンデータとして出力する選択回路とが設けられていることを特徴とするクロック乗換回路。
2. デファイナ信号生成回路は、
   前記１逓倍のクロックを入力して前記ｎ逓倍のクロックを生成するｎ逓倍クロック生成回路と、
   前記１逓倍のクロックを入力し、前記ｎ逓倍クロック生成回路で生成された前記ｎ逓倍のクロックに同期させて前記各デファイナ信号として出力するデファイナ回路とから構成されていることを特徴とする請求項１記載のクロック乗換回路。
3. 前記選択回路は、
   前記各第１のスキャンデータを前記各デファイナ信号のタイミングに対応させて保持する（ｎ−１）個の待ち合わせフリップフロップ回路と、
   前記各待ち合わせフリップフロップ回路に保持されている前記各第１のスキャンデータを前記各デファイナ信号に同期して順繰りに選択する選択部とから構成されていることを特徴とする請求項１又は２記載のクロック乗換回路。
4. ｎ逓倍（ｎ；２以上の所定の整数）のクロックに同期して伝送される１ルートの第１のスキャンデータを１逓倍のクロックに乗せ換えてｎルートの第２のスキャンデータとして伝送するクロック乗換回路であって、
   前記ｎ逓倍のクロックに同期し、１逓倍でかつそれぞれ位相が１／ｎ周期ずつ異なるｎ種のデファイナ信号を生成するデファイナ信号生成回路と、
   前記第１のスキャンデータを、前記各デファイナ信号に同期して順繰りに乗せ換えてから前記１逓倍のクロックに乗せ換えてｎルートの前記第２のスキャンデータとして出力する乗換え部とが設けられていることを特徴とするクロック乗換回路。
5. 前記デファイナ信号生成回路は、
   前記１逓倍のクロックを入力して前記ｎ逓倍のクロックを生成するｎ逓倍クロック生成回路と、
   前記１逓倍のクロックを入力し、前記ｎ逓倍クロック生成回路で生成された前記ｎ逓倍のクロックに同期させて前記各デファイナ信号として出力するデファイナ回路とから構成されていることを特徴とする請求項４記載のクロック乗換回路。
6. 前記乗換え部は、
   前記第１のスキャンデータを、前記各デファイナ信号に同期して順繰りに取り込んで保持するｎ個の保持回路と、
   前記各保持回路に保持されている各スキャンデータを前記１逓倍のクロックに乗せ換えてｎルートの前記第２のスキャンデータとして出力するｎ個のフリップフロップ回路とから構成されていることを特徴とする請求項４又は５記載のクロック乗換回路。

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