JPS63286781A - 回路の試験方法 - Google Patents
回路の試験方法Info
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- JPS63286781A JPS63286781A JP62122012A JP12201287A JPS63286781A JP S63286781 A JPS63286781 A JP S63286781A JP 62122012 A JP62122012 A JP 62122012A JP 12201287 A JP12201287 A JP 12201287A JP S63286781 A JPS63286781 A JP S63286781A
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- 238000012360 testing method Methods 0.000 title claims abstract description 89
- 238000000034 method Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 3
- 238000010998 test method Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、複数の被テスト回路の試験をスキャンレジ
スタを用いて行なう方法に関し、特に試験時間の短縮に
関する。
スタを用いて行なう方法に関し、特に試験時間の短縮に
関する。
第２図は従来の、スキャンレジスタによって分割された
集積回路内の被テスト回路を示す回路図である。同図に
おいて、被テスト回路１．２は各々スキャンレジスタＳ
ＲＩ〜ＳＲ３間にパラレルに接続されている。以上、接
続関係の詳細を述べる。
集積回路内の被テスト回路を示す回路図である。同図に
おいて、被テスト回路１．２は各々スキャンレジスタＳ
ＲＩ〜ＳＲ３間にパラレルに接続されている。以上、接
続関係の詳細を述べる。
スキャンレジスタＳＲ１のパラレル入力端子５Ｒ１１は
この集積回路のパラレルデータ入力端￥Ｐ１とパラレル
に接続され、パラレル出力端子５Ｒ１２は被テスト回路
１の入力端子１１にパラレルに接続されている。また、
スキャンレジスタＳＲ１のシリアル入力端子５Ｒ１３は
、この集積回路のシリアルデータ入力端子Ｐ２に接続さ
れ、シリアル出力端子５Ｒ１４はスキャンレジスタＳＲ
２のシリアル入力端Ｊ’ Ｓ Ｒ２３に接続されている
、以下同様にして、パラレル入出力の接続関係は被テス
ト回路１の出力端子１ 、スヤヤンレジスりＳＲ２のパ
ラレル入力端子５Ｒ２１，同パラレル出力端子５Ｒ２２
，被テスト回路２の入力端子２ 、同出力端子２ 、ス
キャンレジスタＳＲ３Ｏ のパラレル入力端子５Ｒ３１，同パラレル出力端子ＳＲ
３、この集積回路のパラレル出力端子Ｐ３の順に接続さ
れ、シリアル入出力の接続関係はノ、キャンレジスタ５
１）２のシリアル出力端子ＳＲ：２４．ス４−ヤンレジ
スタＳＲ３のシリアル入力端Ｔ−８Ｒ３，同シリアル出
力端子ＳＲ３、この集積回路のシリアル出力端子Ｐ４の
順に接続されている。
この集積回路のパラレルデータ入力端￥Ｐ１とパラレル
に接続され、パラレル出力端子５Ｒ１２は被テスト回路
１の入力端子１１にパラレルに接続されている。また、
スキャンレジスタＳＲ１のシリアル入力端子５Ｒ１３は
、この集積回路のシリアルデータ入力端子Ｐ２に接続さ
れ、シリアル出力端子５Ｒ１４はスキャンレジスタＳＲ
２のシリアル入力端Ｊ’ Ｓ Ｒ２３に接続されている
、以下同様にして、パラレル入出力の接続関係は被テス
ト回路１の出力端子１ 、スヤヤンレジスりＳＲ２のパ
ラレル入力端子５Ｒ２１，同パラレル出力端子５Ｒ２２
，被テスト回路２の入力端子２ 、同出力端子２ 、ス
キャンレジスタＳＲ３Ｏ のパラレル入力端子５Ｒ３１，同パラレル出力端子ＳＲ
３、この集積回路のパラレル出力端子Ｐ３の順に接続さ
れ、シリアル入出力の接続関係はノ、キャンレジスタ５
１）２のシリアル出力端子ＳＲ：２４．ス４−ヤンレジ
スタＳＲ３のシリアル入力端Ｔ−８Ｒ３，同シリアル出
力端子ＳＲ３、この集積回路のシリアル出力端子Ｐ４の
順に接続されている。
なお、被テスト回路１．２及びスキャンレジスタＳＲＩ
〜ＳＲ３はクロックφに同期して動作する。またスキャ
ンレジスタＳＲＩ〜ＳＲ３はパラレルレジスタ、ジット
レジスタの２つの機能を備え、その切換えを、各スキャ
ンレジスタＳＲ１〜ＳＲ３に与えられる制御信号ＳＣに
より行っている。スキャンレジスタがパラレルレジスタ
として機能しているとき（以下動作モードという）、パ
ラレル入力端子Ｐ１に入力された信号はスキャンレジス
タＳＲ１，ＳＲ２，ＳＲ３および被テスト回路１．２に
よりクロックφに同期した処理が遂行され、パラレル出
力端子Ｐ３に信号が出される。
〜ＳＲ３はクロックφに同期して動作する。またスキャ
ンレジスタＳＲＩ〜ＳＲ３はパラレルレジスタ、ジット
レジスタの２つの機能を備え、その切換えを、各スキャ
ンレジスタＳＲ１〜ＳＲ３に与えられる制御信号ＳＣに
より行っている。スキャンレジスタがパラレルレジスタ
として機能しているとき（以下動作モードという）、パ
ラレル入力端子Ｐ１に入力された信号はスキャンレジス
タＳＲ１，ＳＲ２，ＳＲ３および被テスト回路１．２に
よりクロックφに同期した処理が遂行され、パラレル出
力端子Ｐ３に信号が出される。
スキャンレジスタとして機能しているときく以下スキャ
ンモードという）、スキャンレジスタＳＲ１，ＳＲ２，
ＳＲ３は１本のシフトレジスタを形成し、シリアル入力
端子Ｐ２に与えられるスキャン入力データをクロックφ
に同期したシフト動作により内部にロードしたり、内部
のデータをスキャン出力データとしてシリアル出力端子
Ｐ４から出力することができる このような構成において、被テスト回路１は以下のよう
にして試験が行なわれる。まず、制御信号Ｓ。により、
スキャンレジスタＳＲＩ〜ＳＲ３をスキャンモードに設
定し、シリアル入力端子Ｐ２よりスキャンレジスタＳＲ
１に、そのシリアル入力端子５Ｒ１３を介して所定のピ
ットパターンのデータＤを入力する。次に制御信号Ｓ。
ンモードという）、スキャンレジスタＳＲ１，ＳＲ２，
ＳＲ３は１本のシフトレジスタを形成し、シリアル入力
端子Ｐ２に与えられるスキャン入力データをクロックφ
に同期したシフト動作により内部にロードしたり、内部
のデータをスキャン出力データとしてシリアル出力端子
Ｐ４から出力することができる このような構成において、被テスト回路１は以下のよう
にして試験が行なわれる。まず、制御信号Ｓ。により、
スキャンレジスタＳＲＩ〜ＳＲ３をスキャンモードに設
定し、シリアル入力端子Ｐ２よりスキャンレジスタＳＲ
１に、そのシリアル入力端子５Ｒ１３を介して所定のピ
ットパターンのデータＤを入力する。次に制御信号Ｓ。
により、スキャンレジスタＳＲ１〜ＳＲ３を動作モード
に切換え、パラレル出力Ｇａ Ｆ Ｓ Ｒ１２より入出
力端子１□を介して被テスト回路１にスキャンレジスタ
ＳＲ１の内容（つまり、データＤ）を入力し、しかる後
その応答結果をパラレル出力端子１゜からパラレル入力
端子５Ｒ２１を介してパラレルにスキャンレジスタＳＲ
２に送る。そして、再び制御信号Ｓ。によりスキャンレ
ジスタＳＲＩ〜ＳＲ３をスキャンモードに設定し、シリ
アルにスキャンレジスタＳＲ２の内容をスキャンレジス
タＳＲ３に送り、さらにシリアル出力端子５Ｒ３４を介
し、シリアル出力端子Ｐ４より出力される被テスト回路
１の応答結果とテストパターンとを比較することで、被
テスト回路１の試験が行なわれる。また被テスト回路２
の試験も同様にして行なうことができる。
に切換え、パラレル出力Ｇａ Ｆ Ｓ Ｒ１２より入出
力端子１□を介して被テスト回路１にスキャンレジスタ
ＳＲ１の内容（つまり、データＤ）を入力し、しかる後
その応答結果をパラレル出力端子１゜からパラレル入力
端子５Ｒ２１を介してパラレルにスキャンレジスタＳＲ
２に送る。そして、再び制御信号Ｓ。によりスキャンレ
ジスタＳＲＩ〜ＳＲ３をスキャンモードに設定し、シリ
アルにスキャンレジスタＳＲ２の内容をスキャンレジス
タＳＲ３に送り、さらにシリアル出力端子５Ｒ３４を介
し、シリアル出力端子Ｐ４より出力される被テスト回路
１の応答結果とテストパターンとを比較することで、被
テスト回路１の試験が行なわれる。また被テスト回路２
の試験も同様にして行なうことができる。
つまり、各被テスト回路１．２毎に、シリアル入力端子
Ｐ２よりシリアルに与えられた所定のデータをスキャン
レジスタＳＲ１，ＳＲ２を介してパラレルに取込み、そ
の応答結果をスキャンレジスタＳＲ２，ＳＲ３にパラレ
ルに送り、最終的にシリアル出力端子Ｐ４よりシリアル
に出力するようにしている。
Ｐ２よりシリアルに与えられた所定のデータをスキャン
レジスタＳＲ１，ＳＲ２を介してパラレルに取込み、そ
の応答結果をスキャンレジスタＳＲ２，ＳＲ３にパラレ
ルに送り、最終的にシリアル出力端子Ｐ４よりシリアル
に出力するようにしている。
ところで、被テスト回路１，２は固有のクロック遅延時
間を有している。ここで、データが被テスト回路に入力
され、ｎり［１ツク後にその応答結果を出力した時、こ
の被テスト回路の遅延時間はｎクロック遅延であると定
義する。
間を有している。ここで、データが被テスト回路に入力
され、ｎり［１ツク後にその応答結果を出力した時、こ
の被テスト回路の遅延時間はｎクロック遅延であると定
義する。
いま、被テスト回路１のクロック遅延時間を３クロツク
遅延、被テスト回路２のクロック遅延時間を４クロツク
遅延とすると、クロック遅延時間の違いにより、スキャ
ンレジスタＳＲ１−ＳＲ３間で入出力の同期がとれずこ
れらの被テスト回路１．２の試験を同時に行なうことは
困難であった。
遅延、被テスト回路２のクロック遅延時間を４クロツク
遅延とすると、クロック遅延時間の違いにより、スキャ
ンレジスタＳＲ１−ＳＲ３間で入出力の同期がとれずこ
れらの被テスト回路１．２の試験を同時に行なうことは
困難であった。
このため、被テスト回路１．２の試験は個ｌｚに行なわ
なければならず、被テスト回路の数が増すにつれ試験に
要する時間が長時間に及んでしまうという問題点があっ
た。
なければならず、被テスト回路の数が増すにつれ試験に
要する時間が長時間に及んでしまうという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、複数の被テスト回路の試験を１回のシリアル
データ入出力で行なうことにより、試験に要する時間の
短縮を図った被テスト回路の試験方法を得ることを目的
としている。
たもので、複数の被テスト回路の試験を１回のシリアル
データ入出力で行なうことにより、試験に要する時間の
短縮を図った被テスト回路の試験方法を得ることを目的
としている。
この発明にかかる被テスト回路の試験方法は、複数の被
テスト回路の各々の入出力端子にスキャンレジスタを接
続することで前記複数の被テスト回路の試験を行なう際
に、前記被テスト回路の出力端子側に接続された前記ス
Ｖヤンレジスタへ出力するまでのクロック遅延時間を全
て同一時間にしている。
テスト回路の各々の入出力端子にスキャンレジスタを接
続することで前記複数の被テスト回路の試験を行なう際
に、前記被テスト回路の出力端子側に接続された前記ス
Ｖヤンレジスタへ出力するまでのクロック遅延時間を全
て同一時間にしている。
この発明における各被テスト回路の出力端子側に接続さ
れたスキャンレジスタへ出力するクロック遅延時間が全
て同一時間に設定されているため、所定のデータを入力
端子側に接続された各スキャンレジスタを介して同時に
各被テスト回路に入力すれば、その応答結果も同時に出
力端子側に接続されたスキャンレジスタ内に取込むこと
ができ、スキャンレジスタ相互間で入出力の同期がとれ
る。。
れたスキャンレジスタへ出力するクロック遅延時間が全
て同一時間に設定されているため、所定のデータを入力
端子側に接続された各スキャンレジスタを介して同時に
各被テスト回路に入力すれば、その応答結果も同時に出
力端子側に接続されたスキャンレジスタ内に取込むこと
ができ、スキャンレジスタ相互間で入出力の同期がとれ
る。。
第１図はこの発明の一実施例で用いられるスキャンレジ
スタによって分割された被テスト回路を内蔵した集積回
路を示す回路図である。同図において、１，２．Ｐｌ〜
Ｐ４．ＳＲ１〜ＳＲ３は従来と同じであるので説明は省
略するが、被テスト回路１とスキャンレジスタＳＲ２間
に１クロツク遅延のレジスタＲをパラレルに挿入してい
る点が異なっている。つ、まり、レジスタＲのパラレル
入力端子Ｒ１と被テスト回路１の出力端子１ｏを接続し
、レジスタＲのパラレル出力端子Ｒ２とスキャンレジス
タＳＲ２のパラレル入力端子５Ｒ２１を接続している。
スタによって分割された被テスト回路を内蔵した集積回
路を示す回路図である。同図において、１，２．Ｐｌ〜
Ｐ４．ＳＲ１〜ＳＲ３は従来と同じであるので説明は省
略するが、被テスト回路１とスキャンレジスタＳＲ２間
に１クロツク遅延のレジスタＲをパラレルに挿入してい
る点が異なっている。つ、まり、レジスタＲのパラレル
入力端子Ｒ１と被テスト回路１の出力端子１ｏを接続し
、レジスタＲのパラレル出力端子Ｒ２とスキャンレジス
タＳＲ２のパラレル入力端子５Ｒ２１を接続している。
この実施例では被テスト回路１．２のクロック遅延時間
が各々３クロック遅延、４クロツク遅延の場合を想定し
ており、レジスタＲのクロック遅延時間を１クロツク遅
延にすることで、被テスト回路１及び２のスＶヤンレジ
スタＳＲ２，ＳＲ３へのクロック遅延時間が４クロツク
遅延と全く同じになるようにしている。
が各々３クロック遅延、４クロツク遅延の場合を想定し
ており、レジスタＲのクロック遅延時間を１クロツク遅
延にすることで、被テスト回路１及び２のスＶヤンレジ
スタＳＲ２，ＳＲ３へのクロック遅延時間が４クロツク
遅延と全く同じになるようにしている。
このような構成において、被テスト回路１．２の試験は
以下のようにして行なわれる。まず、制御信号Ｓ。によ
りスキャンレジスタＳＲ１〜ＳＲ３をスキャンモードに
設定し、シリアル入力端子Ｐ２を介してス１ヤンレジス
タＳＲ１，ＳＲ２に各々所定のデータを入力する。この
動作は、スキャンモードにおいてはス１ヤンレジスタＳ
ＲＩ〜ＳＲ３は１本のジットレジスタを構成しているの
で、連続して行なうことができ、スキャンレジスタＳＲ
Ｉに入力されたデータは被テスト回路１のテストデータ
、スキャンレジスタＳＲ２に入力されたデータは被テス
ト回路２のテストデータとなる。そして、制御信号Ｓ。
以下のようにして行なわれる。まず、制御信号Ｓ。によ
りスキャンレジスタＳＲ１〜ＳＲ３をスキャンモードに
設定し、シリアル入力端子Ｐ２を介してス１ヤンレジス
タＳＲ１，ＳＲ２に各々所定のデータを入力する。この
動作は、スキャンモードにおいてはス１ヤンレジスタＳ
ＲＩ〜ＳＲ３は１本のジットレジスタを構成しているの
で、連続して行なうことができ、スキャンレジスタＳＲ
Ｉに入力されたデータは被テスト回路１のテストデータ
、スキャンレジスタＳＲ２に入力されたデータは被テス
ト回路２のテストデータとなる。そして、制御信号Ｓ。
により動作モードに切換え、スキャンレジスタＳＲ１，
ＳＲ２の内容が同時に被テスト回路１．２に取り込まれ
るようにする。次に被テスト回路１の応答結果が３クロ
ック時間模にレジスタＲに取込まれ、さらに１クロック
時間後にスキャンレジスタＳＲ２に取り込まれる。一方
、被テスト回路２の応答結果は４クロック時間後にスキ
ャンレジスタＳＲ３に取り込まれる。つまり、被テスト
回路１，２へのデータ入力を同時に行なえば、ス・キャ
ンレジスタＳＲ２゜ＳＲ３に被テスト回路１．２の応答
結果が同時に取り込めることになる。
ＳＲ２の内容が同時に被テスト回路１．２に取り込まれ
るようにする。次に被テスト回路１の応答結果が３クロ
ック時間模にレジスタＲに取込まれ、さらに１クロック
時間後にスキャンレジスタＳＲ２に取り込まれる。一方
、被テスト回路２の応答結果は４クロック時間後にスキ
ャンレジスタＳＲ３に取り込まれる。つまり、被テスト
回路１，２へのデータ入力を同時に行なえば、ス・キャ
ンレジスタＳＲ２゜ＳＲ３に被テスト回路１．２の応答
結果が同時に取り込めることになる。
そして、制御信号ＳｃによりスキャンレジスタＳＲ１〜
ＳＲ３をスキャンモードに再び設定し、被−テスト回路
１，２の応答結果を取り込んだス１ヤンレジスタＳＲ２
，ＳＲ３の内容をシリアル出力端子Ｐ４から連続してシ
リアルに取り出し、テストパターンと比較することで被
テスト回路１゜２の試験を１回のシリアルデータ入出力
で行なうことができる。その結果、被テスト回路１．２
のクロック遅延時間の違いにより試験時間が必要以上に
長くなることが回避できる。しかもその回路構成は遅延
させるためレジスタＲを追加するだけでよく極めて簡単
なものとなっている。
ＳＲ３をスキャンモードに再び設定し、被−テスト回路
１，２の応答結果を取り込んだス１ヤンレジスタＳＲ２
，ＳＲ３の内容をシリアル出力端子Ｐ４から連続してシ
リアルに取り出し、テストパターンと比較することで被
テスト回路１゜２の試験を１回のシリアルデータ入出力
で行なうことができる。その結果、被テスト回路１．２
のクロック遅延時間の違いにより試験時間が必要以上に
長くなることが回避できる。しかもその回路構成は遅延
させるためレジスタＲを追加するだけでよく極めて簡単
なものとなっている。
なＪ３、この実施例では被テスト回路が同一集積回路に
内蔵された場合を示したが、被テスト回路が個別の集積
回路であっても、同様の原理でこの発明を実現できる。
内蔵された場合を示したが、被テスト回路が個別の集積
回路であっても、同様の原理でこの発明を実現できる。
また、この実施例では被テスト回路が２つの場ｔ）を示
したが、３つ以上の場合でも一番ロツク遅延時間の長い
被テスト回路のクロック遅ぼ時間に他の被テスト回路の
クロック遅延時間を一致させイ）ことでこの発明を実現
することができ、さらにｉ、・ジスタＲに相当する回路
のクロック遅延時間を可変にする等の改良により汎用性
の高い被テスト回路の試験が行なえる。
したが、３つ以上の場合でも一番ロツク遅延時間の長い
被テスト回路のクロック遅ぼ時間に他の被テスト回路の
クロック遅延時間を一致させイ）ことでこの発明を実現
することができ、さらにｉ、・ジスタＲに相当する回路
のクロック遅延時間を可変にする等の改良により汎用性
の高い被テスト回路の試験が行なえる。
さらに、この実施例ではスキャンレジスタＳＲ１〜ＳＲ
３の動作モードおよびス１：ヤンモード設定時において
同じクロックφにより同期をとったが、双方のモード設
定時でクロックを変えてもよく、またスキャンモードに
おけるスキャンレジスタＳＲＩ〜ＳＲ３間の接続も、第
１図で示したような直列接続に限定されるものではなく
、シフト動作によりデータの入出力が可能なものならど
のようなものでもよい。
３の動作モードおよびス１：ヤンモード設定時において
同じクロックφにより同期をとったが、双方のモード設
定時でクロックを変えてもよく、またスキャンモードに
おけるスキャンレジスタＳＲＩ〜ＳＲ３間の接続も、第
１図で示したような直列接続に限定されるものではなく
、シフト動作によりデータの入出力が可能なものならど
のようなものでもよい。
以上説明したように、この発明によれば、各被テスト回
路の出力端子側に接続されたスキャンレジスタへ出力す
るまでのクロック遅延時間が全て同一時間に設定された
ため、１回のシリアルデータ入出力で全ての被テスト回
路の試験を行なうことができ、試験に要する時間の短縮
が図れる効果がある。
路の出力端子側に接続されたスキャンレジスタへ出力す
るまでのクロック遅延時間が全て同一時間に設定された
ため、１回のシリアルデータ入出力で全ての被テスト回
路の試験を行なうことができ、試験に要する時間の短縮
が図れる効果がある。
第１図はこの発明の一実施例で用いられるスキャンレジ
スタによって分割された被テスト回路を内蔵した集積回
路の回路図、第２図は従来の被テスト回路の試験方法で
用いられるスキャンレジスタによって分割された被テス
ト回路を内蔵した集積回路の回路図である。 図において、１．２は被テスト回路、ＳＲＩ〜ＳＲ３は
スキャンレジスタ、Ｒはレジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 手続補正書く自発） ２、発明の名称 回路の試験方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対蒙 明細よ ６、補正の内容 （１） 明細書第１１頁第６行の「ロック」を、「ク
ロック」に訂正する。 以上
スタによって分割された被テスト回路を内蔵した集積回
路の回路図、第２図は従来の被テスト回路の試験方法で
用いられるスキャンレジスタによって分割された被テス
ト回路を内蔵した集積回路の回路図である。 図において、１．２は被テスト回路、ＳＲＩ〜ＳＲ３は
スキャンレジスタ、Ｒはレジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 手続補正書く自発） ２、発明の名称 回路の試験方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対蒙 明細よ ６、補正の内容 （１） 明細書第１１頁第６行の「ロック」を、「ク
ロック」に訂正する。 以上
Claims (3)
- （１）複数の被テスト回路の各々の入出力端子にスキャ
ンレジスタを接続することで前記複数の被テスト回路の
試験を行なう方法において、前記被テスト回路の出力端
子側に接続された前記スキャンレジスタへ出力するまで
のクロック遅延時間を全て同一時間にしたこと特徴とす
る回路の試験方法。 - （２）前記被テスト回路の出力端子と前記スキャンレジ
スタ間にレジスタを挿入し、このレジスタにより、前記
スキャンレジスタへの出力を遅延させることで、最もク
ロック遅延時間の長い前記被テスト回路のクロック遅延
時間に、他の前記被テスト回路のクロック遅延時間を一
致させるようにした特許請求の範囲第１項記載の回路の
試験方法。 - （３）前記複数の被テスト回路は同一集積回路の内部回
路である特許請求の範囲第１項または第２項記載の回路
の試験方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122012A JPS63286781A (ja) | 1987-05-19 | 1987-05-19 | 回路の試験方法 |
| US07/195,636 US4829237A (en) | 1987-05-19 | 1988-05-17 | Circuit device having a self-testing function and a testing method thereof |
| DE3817143A DE3817143A1 (de) | 1987-05-19 | 1988-05-19 | Schaltungseinrichtung mit selbsttestfunktion und testverfahren zum selbsttest |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122012A JPS63286781A (ja) | 1987-05-19 | 1987-05-19 | 回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63286781A true JPS63286781A (ja) | 1988-11-24 |
Family
ID=14825385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62122012A Pending JPS63286781A (ja) | 1987-05-19 | 1987-05-19 | 回路の試験方法 |
Country Status (3)
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Also Published As
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