JPH02113650A - データ変換回路 - Google Patents
データ変換回路Info
- Publication number
- JPH02113650A JPH02113650A JP63266572A JP26657288A JPH02113650A JP H02113650 A JPH02113650 A JP H02113650A JP 63266572 A JP63266572 A JP 63266572A JP 26657288 A JP26657288 A JP 26657288A JP H02113650 A JPH02113650 A JP H02113650A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- circuit
- parallel
- selection
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 claims abstract description 13
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はクロック周波数で変化する複数のパラレル信号
をシリアル信号に変換するデータ変換回路に関する。
をシリアル信号に変換するデータ変換回路に関する。
従来、０本のパラレル信号をシリアル信号に変換する回
路として、第３図に示す構成のものが用いられている。
路として、第３図に示す構成のものが用いられている。
即ち、クロック周波数Ｆで変化される０本のパラレル信
号ｄ、、ｄ、、・・・、ｄ、ｌは夫々入力端子ＩＮ、〜
ＩＮ、、に入力され、選択回路Ｓ２においてクロック周
波数ｎＦで切換え接続され、出力端子ＯＵＴにクロック
周波数ｎＦで変化されるシリアル信号Ｑを出力させる。
号ｄ、、ｄ、、・・・、ｄ、ｌは夫々入力端子ＩＮ、〜
ＩＮ、、に入力され、選択回路Ｓ２においてクロック周
波数ｎＦで切換え接続され、出力端子ＯＵＴにクロック
周波数ｎＦで変化されるシリアル信号Ｑを出力させる。
第４図はそのデータ変換のタイミングを示しており、ク
ロック周波数Ｆで変化する０本のパラレル信号ｄ＋、ｄ
ｚ、・・・、ｄ７は夫々クロック周波数Ｆの立ち上がり
部分子、、Ｔ２ （場合によっては立ち下がり部分）の
タイミングによって変化する。これらのパラレル信号に
対してクロック周波数ｎＦで切換え接続することで、ク
ロック周波数ｎＦのシリアル信号Ｑが得られる。
ロック周波数Ｆで変化する０本のパラレル信号ｄ＋、ｄ
ｚ、・・・、ｄ７は夫々クロック周波数Ｆの立ち上がり
部分子、、Ｔ２ （場合によっては立ち下がり部分）の
タイミングによって変化する。これらのパラレル信号に
対してクロック周波数ｎＦで切換え接続することで、ク
ロック周波数ｎＦのシリアル信号Ｑが得られる。
上述した従来のデータ変換回路では、特にクロック周波
数Ｆの立ち上がり部分子、、Ｔ２ （又は、立ち下がり
部分）では、０本のパラレル信号ｄｄ２．・・・、ｄ７
が同時に変化され、かつこの変化は有限な時間で行われ
るので信号の不確定な時間が存在する。この信号の不確
定な時間はクロック周波数Ｆの立ち」−がり部分子、、
Ｔ２の前後において存在するが、１本のパラレル信号ｄ
、、ｄ２・・・、ｄｏが低速度の論理回路によって発生
されている場合には、信号の不確定な時間は特に大きく
なる。
数Ｆの立ち上がり部分子、、Ｔ２ （又は、立ち下がり
部分）では、０本のパラレル信号ｄｄ２．・・・、ｄ７
が同時に変化され、かつこの変化は有限な時間で行われ
るので信号の不確定な時間が存在する。この信号の不確
定な時間はクロック周波数Ｆの立ち」−がり部分子、、
Ｔ２の前後において存在するが、１本のパラレル信号ｄ
、、ｄ２・・・、ｄｏが低速度の論理回路によって発生
されている場合には、信号の不確定な時間は特に大きく
なる。
したがって、このような信号の不確定を含むｎ木のパラ
レル信号ｄ、、ｄ２．・・・、ｄ、、をクロック周波数
ｎＦで順次選択するときには、信号が正しくシリアル信
号に変換できなくなることがある。
レル信号ｄ、、ｄ２．・・・、ｄ、、をクロック周波数
ｎＦで順次選択するときには、信号が正しくシリアル信
号に変換できなくなることがある。
本発明はシリアルの信号に不確定の出力が発生しない信
頼性の高いデータ変換を実現するデータ変換回路を提供
することを目的とする。
頼性の高いデータ変換を実現するデータ変換回路を提供
することを目的とする。
本発明のデータ変換回路は、ｎ木のパラレル信号をクロ
ック周波数ｎＦで順次選択する選択回路をクロック周波
数ｎＦの１以上のクロック分遅らせて選択動作するよう
に構成するとともに、パラレル信号の１以上の信号線に
遅延回路を挿入した構成としている。
ック周波数ｎＦで順次選択する選択回路をクロック周波
数ｎＦの１以上のクロック分遅らせて選択動作するよう
に構成するとともに、パラレル信号の１以上の信号線に
遅延回路を挿入した構成としている。
［作用］
上述した構成では、選択回路における選択の遅れにより
クロック周波数計で変化されるパラレル信号の不確定時
における選択を回避でき、かつ選択の遅れは信号線に挿
入した遅延回路によりパラレル信号を遅らせて対処する
。
クロック周波数計で変化されるパラレル信号の不確定時
における選択を回避でき、かつ選択の遅れは信号線に挿
入した遅延回路によりパラレル信号を遅らせて対処する
。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、クロック周
波数ｎＦで順次選択する選択回路Ｓ、にクロック周波数
Ｆで変化する１本のパラレル信号ｄ＋、ｄｚ、・・・、
ｄｎを夫々入力させる入力端子ＩＮ、、ＩＮ、、 ・
・・、ＩＮ、と、パラレル−シリアル変換したシリアル
信号Ｑを出力する出力端子ＯＵＴを備えている。
波数ｎＦで順次選択する選択回路Ｓ、にクロック周波数
Ｆで変化する１本のパラレル信号ｄ＋、ｄｚ、・・・、
ｄｎを夫々入力させる入力端子ＩＮ、、ＩＮ、、 ・
・・、ＩＮ、と、パラレル−シリアル変換したシリアル
信号Ｑを出力する出力端子ＯＵＴを備えている。
そして、この選択回路Ｓｌでは、１本のパラレル信号の
選択クロックタイミングをクロ・ンク周波数Ｆの立ち一
トがり（または立ち下がり）に対してクロック１４波数
ｎＦの１乃至数クロック分遅らせるように設定している
。更に、この遅らせたクロック数に対応する時間だけ信
号の入力を遅延させる遅延回路りを、例えばフリップフ
ロップで構成して１本乃至複数本のパラレル信号線に挿
入している。この実施例では、選択回路Ｓ１の選択タイ
ミングをクロック周波数ｎＦの１クロック分遅らせ、か
つパラレル信号ｄｎの入力端子ＩＮ、の信号線にクロッ
ク周波数ｎＦの１クロック分よりも大きい遅延時間の遅
延回路Ｉ、を挿入している。
選択クロックタイミングをクロ・ンク周波数Ｆの立ち一
トがり（または立ち下がり）に対してクロック１４波数
ｎＦの１乃至数クロック分遅らせるように設定している
。更に、この遅らせたクロック数に対応する時間だけ信
号の入力を遅延させる遅延回路りを、例えばフリップフ
ロップで構成して１本乃至複数本のパラレル信号線に挿
入している。この実施例では、選択回路Ｓ１の選択タイ
ミングをクロック周波数ｎＦの１クロック分遅らせ、か
つパラレル信号ｄｎの入力端子ＩＮ、の信号線にクロッ
ク周波数ｎＦの１クロック分よりも大きい遅延時間の遅
延回路Ｉ、を挿入している。
この構成によれば、第２図に各部の波形を示すように、
パラレル信号ｄ７は遅延回路■、によって遅延されるこ
とにより、クロック周波数ｎＦの１クロック分後れたパ
ラレル信号ｄ。′として選択回路ＳＩに入力されること
になる。
パラレル信号ｄ７は遅延回路■、によって遅延されるこ
とにより、クロック周波数ｎＦの１クロック分後れたパ
ラレル信号ｄ。′として選択回路ＳＩに入力されること
になる。
そして、選択回路Ｓ１がクロック周波数Ｆの立ち上がり
時間からクロック周波数ｎＦの１クロック分だけ遅れて
パラレル信号ｄ１．ｄｚ、 ・・・を時間ｊ＋、Ｌ２．
・・・において選択することにより、クロック周波数Ｆ
の立ち上がり部分における選択を避け、パラレル信号の
安定された状態での選択を実現する。
時間からクロック周波数ｎＦの１クロック分だけ遅れて
パラレル信号ｄ１．ｄｚ、 ・・・を時間ｊ＋、Ｌ２．
・・・において選択することにより、クロック周波数Ｆ
の立ち上がり部分における選択を避け、パラレル信号の
安定された状態での選択を実現する。
また、前記したようにクロック周波数ｎＦの１クロック
部遅らせた選択を行うことにより、最後に選択されるパ
ラレル信号ｄｌ、はクロック周波数Ｆの次の立ち上がり
を過ぎた時点で選択されることになるが、パラレル信号
ｄ、に対しては遅延回路Ｉ７によって遅延されたパラレ
ル信号ｄｆｉ′を時間ｔｌ、においで選択することにな
るため、その選択は可能であり、しかもそのパラレル信
号は安定している。
部遅らせた選択を行うことにより、最後に選択されるパ
ラレル信号ｄｌ、はクロック周波数Ｆの次の立ち上がり
を過ぎた時点で選択されることになるが、パラレル信号
ｄ、に対しては遅延回路Ｉ７によって遅延されたパラレ
ル信号ｄｆｉ′を時間ｔｌ、においで選択することにな
るため、その選択は可能であり、しかもそのパラレル信
号は安定している。
したがって、全ての選択期間Ｌ＋、Ｌ２．・・・ｔ、１
において、選択回路Ｓ１におけるパラレル信号ａｌ、ｃ
１２．・・・、ｄ、、（ｄｎ’）は安定しており、信頼
性の高いシリアル信号Ｑを得ることが可能となる。
において、選択回路Ｓ１におけるパラレル信号ａｌ、ｃ
１２．・・・、ｄ、、（ｄｎ’）は安定しており、信頼
性の高いシリアル信号Ｑを得ることが可能となる。
なお、前記実施例では選択回路Ｓ１における選択をクロ
ック周波数ｎＦの１クロンク分遅らせているが、複数ク
ロック分遅らせることも可能であり、この場合には遅延
回路りは複数のパラレル信号に対して設ければよい。
ック周波数ｎＦの１クロンク分遅らせているが、複数ク
ロック分遅らせることも可能であり、この場合には遅延
回路りは複数のパラレル信号に対して設ければよい。
以」−説明したように本発明は、選択回路をりｌ−１ツ
タ周波数ｎＦの１以」二のクロック分遅らせて選択動作
するように構成し、かつパラレル信号の１以上の信号線
に遅延回路を挿入しているので、選択回路における選択
の遅れによりクロック周波数Ｆで変化されるパラレル信
号の不確定時における選択を回避でき、かつ選択の遅れ
は信号線に挿入した遅延回路によりパラレル信号を遅ら
せて対処でき、信軌性の高いパラレル−シリアルのデー
タ変換を実現できる効果がある。
タ周波数ｎＦの１以」二のクロック分遅らせて選択動作
するように構成し、かつパラレル信号の１以上の信号線
に遅延回路を挿入しているので、選択回路における選択
の遅れによりクロック周波数Ｆで変化されるパラレル信
号の不確定時における選択を回避でき、かつ選択の遅れ
は信号線に挿入した遅延回路によりパラレル信号を遅ら
せて対処でき、信軌性の高いパラレル−シリアルのデー
タ変換を実現できる効果がある。
第１図は本発明の一実施例の回路図、第２回は第１図の
各信号のタイミングチャート、第３図は従来のデータ変
換回路の回路図、第４図は第３図の各信号のタイミング
チャートである。
各信号のタイミングチャート、第３図は従来のデータ変
換回路の回路図、第４図は第３図の各信号のタイミング
チャートである。
Claims (1)
- １、クロック周波数Ｆで変化するｎ本のパラレル信号を
クロック周波数ｎＦで変化するシリアル信号に変換する
データ変換回路において、前記パラレル信号をクロック
周波数ｎＦで順次選択する選択回路をクロック周波数ｎ
Ｆの１以上のクロック分遅らせて選択動作するように構
成するとともに、前記パラレル信号の１以上の信号線に
遅延回路を挿入したことを特徴とするデータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266572A JPH02113650A (ja) | 1988-10-22 | 1988-10-22 | データ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266572A JPH02113650A (ja) | 1988-10-22 | 1988-10-22 | データ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113650A true JPH02113650A (ja) | 1990-04-25 |
Family
ID=17432678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266572A Pending JPH02113650A (ja) | 1988-10-22 | 1988-10-22 | データ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526360A (en) * | 1992-06-29 | 1996-06-11 | Dade International Inc. | High speed N-to-1 burst time-multiplexed data transmission system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596620A (ja) * | 1982-07-02 | 1984-01-13 | Matsushita Electric Ind Co Ltd | デイジタル信号多重化装置 |
-
1988
- 1988-10-22 JP JP63266572A patent/JPH02113650A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596620A (ja) * | 1982-07-02 | 1984-01-13 | Matsushita Electric Ind Co Ltd | デイジタル信号多重化装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526360A (en) * | 1992-06-29 | 1996-06-11 | Dade International Inc. | High speed N-to-1 burst time-multiplexed data transmission system and method |
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