JPH04108241A - 並列データ伝送回路 - Google Patents
並列データ伝送回路Info
- Publication number
- JPH04108241A JPH04108241A JP2227286A JP22728690A JPH04108241A JP H04108241 A JPH04108241 A JP H04108241A JP 2227286 A JP2227286 A JP 2227286A JP 22728690 A JP22728690 A JP 22728690A JP H04108241 A JPH04108241 A JP H04108241A
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- JP
- Japan
- Prior art keywords
- circuit
- delay time
- transmission
- delay
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 32
- 230000003111 delayed effect Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電気信号の伝送に関し、特に並列データ伝送に
おける受信に関する。
おける受信に関する。
［従来の技術］
伝送線長が長い場合、信号の遅延が伝送線長に比例して
大きくなり、並列データの伝送では伝送線間の特質や長
さの相違から、各伝送信号間に位相のずれを生じてしま
うことがある。
大きくなり、並列データの伝送では伝送線間の特質や長
さの相違から、各伝送信号間に位相のずれを生じてしま
うことがある。
第４図はかかる並列データの伝送途上に発生する位相の
ずれを示す例であり、４ビットＡ、 Ｂ。
ずれを示す例であり、４ビットＡ、 Ｂ。
Ｃ，Ｄの並列データにおいて、１／２転送間隔ごとの遅
延が順次中じている。この場合、例えば最初の転送デー
タにおいて、ピッ）ＡＯと同時にサンプリングできるの
はピッ）ＢＯだけて、しかも、そのタイム・マージンは
１／２転送時間である。ビットＣｏ、ＤＯはＡＯと同時
にサンプリングできない。
延が順次中じている。この場合、例えば最初の転送デー
タにおいて、ピッ）ＡＯと同時にサンプリングできるの
はピッ）ＢＯだけて、しかも、そのタイム・マージンは
１／２転送時間である。ビットＣｏ、ＤＯはＡＯと同時
にサンプリングできない。
このような不都合を避けるため、従来の伝送では、送信
側で第５図に示すように並列データを一旦直列データＡ
Ｏ−ＤＯに変換し、受信側で再び並列データに変換して
いた。
側で第５図に示すように並列データを一旦直列データＡ
Ｏ−ＤＯに変換し、受信側で再び並列データに変換して
いた。
［発明が解決しようとする課題］
従来のように直列データへの変換を行うと、並直列／直
並列変換を行うためのハードウェアとソフトウェアが必
要になり、しかも単位データがそろうまでサンプリング
できない。例えば、４ビットの並列データでは、伝送効
率が１／４になってしまう、したがって、従来の並列デ
ータ伝送回路は伝送効率が低いという問題点があった。
並列変換を行うためのハードウェアとソフトウェアが必
要になり、しかも単位データがそろうまでサンプリング
できない。例えば、４ビットの並列データでは、伝送効
率が１／４になってしまう、したがって、従来の並列デ
ータ伝送回路は伝送効率が低いという問題点があった。
したがって、本発明の目的は、伝送効率を損なうことな
く並列データを伝送することであり、各伝送信号間の位
相差を補正することにより上記目的の達成を図るもので
ある。
く並列データを伝送することであり、各伝送信号間の位
相差を補正することにより上記目的の達成を図るもので
ある。
［課題を解決するための手段］
本発明の要旨は、複数ビットとで構成された並列伝送デ
ータが供給され各ビット毎に最も遅延しているビットか
らの遅延時間を計測する遅延時間計測手段と、上記複数
ビットをそれぞれ上記遅延時間だけ遅延させて出力する
遅延手段とを備えたことである。
ータが供給され各ビット毎に最も遅延しているビットか
らの遅延時間を計測する遅延時間計測手段と、上記複数
ビットをそれぞれ上記遅延時間だけ遅延させて出力する
遅延手段とを備えたことである。
［作用コ
入力ビツト間に位相差のある並列伝送データは入力ビツ
ト間の遅延時間が計測され、その計測された遅延時間だ
け入力ビットはそれぞれ遅延させられる。したがって、
出力ビットは位相差のない伝送データとなる。
ト間の遅延時間が計測され、その計測された遅延時間だ
け入力ビットはそれぞれ遅延させられる。したがって、
出力ビットは位相差のない伝送データとなる。
［実施例］
第１図は本発明の並列データ伝送回路の第１実施例を示
す回路図であり、第２Ａ図〜第２Ｂ図はその動作を示す
タイミングチャートである。
す回路図であり、第２Ａ図〜第２Ｂ図はその動作を示す
タイミングチャートである。
第１図に示したデータ伝送回路は入カビツ）Ａ〜Ｄごと
に位相補正回路１００，２００，３００゜４００を備え
ており、各位相補正回路１００〜４００は同一構成なの
で位相補正回路１００のみについて説明する。位相補正
回路１００はインバータ１０１と、このインバータ１０
１に接続されたＤ−フリップフロップ（以下、Ｄ−Ｆ／
Ｆと表す）１と、Ｄ−Ｆ／Ｆ １のＱ出力に接続された
カウンタ２と、遅延回路６及びセレクタ７を有している
。。
に位相補正回路１００，２００，３００゜４００を備え
ており、各位相補正回路１００〜４００は同一構成なの
で位相補正回路１００のみについて説明する。位相補正
回路１００はインバータ１０１と、このインバータ１０
１に接続されたＤ−フリップフロップ（以下、Ｄ−Ｆ／
Ｆと表す）１と、Ｄ−Ｆ／Ｆ １のＱ出力に接続された
カウンタ２と、遅延回路６及びセレクタ７を有している
。。
また、データ伝送回路は各位相補正回路１００〜４００
のＤ−Ｆ／Ｆ１のＱ出力を受けるアンド回路４と、クロ
ック発生器３とアンド回路４とに接続されたオア回ＰＩ
５を備えている。
のＤ−Ｆ／Ｆ１のＱ出力を受けるアンド回路４と、クロ
ック発生器３とアンド回路４とに接続されたオア回ＰＩ
５を備えている。
以下、動作について説明する。
大カビッ）Ａがロウレベルになるとく時刻ｔｌ）、Ｄ−
Ｆ／Ｆ］はハイレベルを出力し、カウンタ２を起動する
。起動されたカウンタ２は、クロック発生器３の出力ク
ロックをカウントする。また、遅延回路６はクロック入
力で入カビッ）Ａ−１−順次遅延させてセレクタ７へ送
出する。セレクタ７は、カウンタ２のカウント値に相当
する遅延信号を選択し、出力ピッ）Ａとする０位相補正
回Ｒ２００゜３００．４００は入力ビットＢ、 Ｃ，
Ｄに対して同様の動作を行う。ところが時刻ｔ２に全入
力ビットＡ〜Ｄがロウレベルになると、アンド回路４は
ハイレベルを出力する。オア回ＰＩ５はこれを受け、カ
ウンタ２へのクロック入力をハイレベルに固定する。し
たがって、各位相補正回路１００〜４００のカウンタ２
には、入力ビットＡ〜Ｄがロウレベルに移行してから時
刻ｔ２までの時間間隔６，４゜２に相当する値をそれぞ
れ保持することになる。
Ｆ／Ｆ］はハイレベルを出力し、カウンタ２を起動する
。起動されたカウンタ２は、クロック発生器３の出力ク
ロックをカウントする。また、遅延回路６はクロック入
力で入カビッ）Ａ−１−順次遅延させてセレクタ７へ送
出する。セレクタ７は、カウンタ２のカウント値に相当
する遅延信号を選択し、出力ピッ）Ａとする０位相補正
回Ｒ２００゜３００．４００は入力ビットＢ、 Ｃ，
Ｄに対して同様の動作を行う。ところが時刻ｔ２に全入
力ビットＡ〜Ｄがロウレベルになると、アンド回路４は
ハイレベルを出力する。オア回ＰＩ５はこれを受け、カ
ウンタ２へのクロック入力をハイレベルに固定する。し
たがって、各位相補正回路１００〜４００のカウンタ２
には、入力ビットＡ〜Ｄがロウレベルに移行してから時
刻ｔ２までの時間間隔６，４゜２に相当する値をそれぞ
れ保持することになる。
これにより、セレクタ７はその時点（時刻ｔ２）におけ
る遅延信号を確定し、遅延信号は出力ビットＡ〜Ｄとし
て出力されることになる。したがって、全出力が位相の
一致した信号となる。
る遅延信号を確定し、遅延信号は出力ビットＡ〜Ｄとし
て出力されることになる。したがって、全出力が位相の
一致した信号となる。
上記第１実施例では、Ｄ−Ｆ／Ｆｌと、カウンタ２と、
クロック発生器３と、アンド回路４とオア回路５で遅延
時間計測手段を構成しており、遅延回路６とセレクタ７
とが遅延手段を構成している。
クロック発生器３と、アンド回路４とオア回路５で遅延
時間計測手段を構成しており、遅延回路６とセレクタ７
とが遅延手段を構成している。
第３図は第２実施例を示す回路図である。カウンタ２の
起動と停止は、第１図と同様である。デコーダ８はカウ
ンタ２の出力値をデコードし、遅延素子９の遅延時間を
指定する。全入カビツ）Ａ〜Ｄがロウレベルになると、
各ビットＡ−Ｄごとの遅延時間が確定し、全出力ピッ）
Ａ−Ｄが位相の一致した信号となる。
起動と停止は、第１図と同様である。デコーダ８はカウ
ンタ２の出力値をデコードし、遅延素子９の遅延時間を
指定する。全入カビツ）Ａ〜Ｄがロウレベルになると、
各ビットＡ−Ｄごとの遅延時間が確定し、全出力ピッ）
Ａ−Ｄが位相の一致した信号となる。
［発明の効果］
本発明では、受信した各伝送信号間の位相差を受信側補
正するので、長距離の並列データ伝送が可能となり伝送
効率を高めることができる。
正するので、長距離の並列データ伝送が可能となり伝送
効率を高めることができる。
第１図は本発明の並列データ伝送回路の第１実施例の回
路図、第２Ａ図と第２Ｂ図はその動作タイミングチャー
ト、第３図は別の実施例の回路図、第４図は遅延を生じ
た受信信号の例を示す波形図、第５図はこれらの信号を
従来のように直列データに変換した信号の例を示す図で
ある。 １・・・・・・・・・・Ｄ−Ｆ／Ｆ、 ２・・・・・・・・・・カウンタ、 ３・・・・・・・・・・クロック発生器、４・・・・・
・・・・・アンド回路、 ５・・・・・・・・・・オア回路、 ６・・・・・・・・・・遅延回路、 ７・・・・・・・・・・セレクタ、 ８・・・・・・・・・・デコーダ、 ９・・・・・・・・・・遅延素子。 特許出願人 日本電気株式会社
路図、第２Ａ図と第２Ｂ図はその動作タイミングチャー
ト、第３図は別の実施例の回路図、第４図は遅延を生じ
た受信信号の例を示す波形図、第５図はこれらの信号を
従来のように直列データに変換した信号の例を示す図で
ある。 １・・・・・・・・・・Ｄ−Ｆ／Ｆ、 ２・・・・・・・・・・カウンタ、 ３・・・・・・・・・・クロック発生器、４・・・・・
・・・・・アンド回路、 ５・・・・・・・・・・オア回路、 ６・・・・・・・・・・遅延回路、 ７・・・・・・・・・・セレクタ、 ８・・・・・・・・・・デコーダ、 ９・・・・・・・・・・遅延素子。 特許出願人 日本電気株式会社
Claims (1)
- 複数ビットとて構成された並列伝送データが供給され各
ビット毎に最も遅延しているビットからの遅延時間を計
測する遅延時間計測手段と、上記複数ビットをそれぞれ
上記遅延時間だけ遅延させて出力する遅延手段とを備え
たことを特徴とする並列データ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227286A JP2946693B2 (ja) | 1990-08-28 | 1990-08-28 | 並列データ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227286A JP2946693B2 (ja) | 1990-08-28 | 1990-08-28 | 並列データ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04108241A true JPH04108241A (ja) | 1992-04-09 |
| JP2946693B2 JP2946693B2 (ja) | 1999-09-06 |
Family
ID=16858434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227286A Expired - Fee Related JP2946693B2 (ja) | 1990-08-28 | 1990-08-28 | 並列データ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946693B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349266A (ja) * | 1993-06-02 | 1994-12-22 | Nec Corp | メモリ回路 |
| US6625228B1 (en) | 1999-01-27 | 2003-09-23 | Telecom Italia Lab S.P.A. | Method of and a device for digital signal transmission |
-
1990
- 1990-08-28 JP JP2227286A patent/JP2946693B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349266A (ja) * | 1993-06-02 | 1994-12-22 | Nec Corp | メモリ回路 |
| JP2551331B2 (ja) * | 1993-06-02 | 1996-11-06 | 日本電気株式会社 | メモリ回路 |
| US6625228B1 (en) | 1999-01-27 | 2003-09-23 | Telecom Italia Lab S.P.A. | Method of and a device for digital signal transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2946693B2 (ja) | 1999-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |