KR100253769B1 - 디지탈데이터의 전송클럭 변환회로 - Google Patents

디지탈데이터의 전송클럭 변환회로 Download PDF

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사토시 모리모토
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마찌다 가쯔히꼬
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Abstract

본 발명의 디지탈 데이터의 전송클럭 변환회로는, 제1전송클럭에 동기한 디지탈 데이터를 제2전송클럭에 동기한 디지탈 데이터로 변환하여 출력하는 디지탈 데이터의 전송클럭 변환회로로서, 복수의 래치소자와 비교/선택출력회로로 구성된다. 상기 비교/선택출력회로는, 소정의 래치소자의 각 출력데이터간의 비교를 행하고, 그 비교결과에 따라 출력할 출력데이터를 선택하여 출력하도록 구성되어 있다. 이에 따라, PLL회로 등을 사용하지 않고 항시 정확한 디지탈 데이터를 출력할 수 있어, 신뢰성이 현저히 향상된다.

Description

디지탈데이터의 전송클럭 변환회로
본 발명은 디지탈데이터의 전송클럭을 변환하는 디지탈데이터의 전송 클럭 변환회로에 관한 것이다.
종래, 복수개의 감시카메라를 절환하여 사용하는 경우, 복수개의 카메라의 영상신호의 동기를 취하기 위해, 상용전원의 제로크로스점을 이용하는 것이 알려져 있다. 이 경우, 시스템의 클럭은 상용전원의 제로크로스점에 기초하여 동기를 취하기 때문에, 상용전원의 주파수가 변동하면, 이에 따라 시스템의 클럭도 변동하게 된다. 따라서, 이와 같이 변동된 시스템의 클럭에 따라 색변조를 행하면, 서브캐리어의 주파수도 변동하게 된다.
C. C. I. R 권고(C. C. I. R [1970-1974] Report XIII/624, CHARACTERISTICS OF TELEVISION SYSTEMS)에 의하면, 색변조를 행하기 위한 서브캐리어의 주파수는, 예컨대 NTSC방식의 경우 3579535Hz∼3579555Hz로 되어 있어, 대단한 정밀도가 요구되고, 시스템의 클럭을 그대로 사용하여 색변조를 행하는 것은 실제로 곤란하다.
상기 단점을 해결하기 위해, 예컨대 도3에 보인 바와 같은 회로를 사용하여, 디지탈데이터의 전송클럭을 변환하는(즉, 클럭을 CLKA에서 CLKB로 변환하는) 것이 필요하게 된다. 도3에서, DFFA는, 입력디지탈데이터 DATA를 클럭 CLKA의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭을 나타내고, DFFB는, D형플립플롭 DFFA의 출력디지탈데이터 D 〈1:0〉을, 상기 클럭 CLKA와는 다른 클럭 CLKB의 상승에 동기하여 픽업하여, 출력디지탈데이터 OUT로서 출력하는 D형플립플롭을 나타낸다. 또한, 상기 D형플립플롭 DFFA 및 DFFB는, 예컨대 도10에 보인 바와 같은 회로로 각각 구성된다.
단, 도3에 보인 회로에 있어서는, (a) 상기 클럭 CLKA와 상기 클럭 CLKB는 서로 동기가 취해지고, 또한, 전단의 D형플립플롭 DFFA의 출력과, 후단의 D형플립플롭 DFFB간에 소정의 지연관계가 존재하거나, 또는 (b) 이와 같은 지연관계가 존재하지 않는 경우에는, 상기 클럭 CLKA와 상기 클럭 CLKB는 서로 동기가 취해지고, 또한 양 클럭간에 소정의 위상차가 존재하는 것이 필요하다.
만약 양 클럭간에 동기가 취해지지 않으면, 예컨대 상기 (b)의 경우, 상기 클럭 CLKA와 상기 클럭 CLKB가 거의 동시에 상승하게 되는 경우가 있다. 예컨대, 도4의 타이밍챠트에 보인 바와 같이, 상기 클럭 CLKA의 상승과 상기 클럭 CLKB의 상승이 거의 동시이고, 상기 D형플립플롭(래치소자)에 필요한 홀드타임이나, 셋업타임이 충분히 확보될 수 없는 경우, 도3의 상기 D형플립플롭 DFFB의 출력 OUT는, 도4의 사선으로 보인 기간에 어떤 데이터가 출력되는 지가 부정(不定)으로 된다.
또한, 상기 홀드타임은 래치소자에 있어서, 클럭의 에지이후에, 데이터를 유지해야하는 기간을 의미하고, 상기 셋업타임은 래치소자에 있어서, 클럭의 에지 이전에, 데이터를 계속 유지해야하는 기간을 의미한다.
종래(제1종래기술이라 함), 상기 클럭 CLKA와 상기 클럭 CLKB가 거의 동시에 상승하는 것에 의한 문제를 해결하기 위해, 도 7에 보인 PLL(Phase Locked Loop)회로가 채용되고, 이에 의해 전후의 클럭의 위상을 제어하고 있다. 이 PLL회로는, 도7에 보인 바와 같이, 상기 클럭 CLKA와 상기 클럭 CLKB를 각각 생성하는 클럭생성회로(21,22)와, 상기 클럭 CLKA 및 상기 클럭 CLKB를 클럭 CLKA2 및 CLKB2 (CLKA = CLKB)로 각각 분주하는 분주회로(23,24)와, 상기 클럭 CLKA2(기준클럭)와 상기 클럭 CLKB2의 위상을 비교하고, 위상차에 따라 변화하는 오차출력을 상기 클럭생성회로(22)로 피드백하는 위상비교기(25)로 구성된다. 이와 같은 회로 구성에 의해, 상기 클럭 CLKA와 상기 클럭 CLKB간에 동기가 취해진다. 이 경우, 상기 (b)의 경우에 있어서는, 동기를 취함과 동시에, 양 클럭간에 소정의 위상차가 존재하도록 제어된다.
또한, 다른 종래기술(제2종래기술이라 함)로서, 일본국의 공개특허공보인 특개평 1-261908호 공보가 알려져 있다. 이 제2종래기술에 의하면, 후단 래치용 소자의 클럭을 1/N 분주하고, 이 1/N 분주된 후단 래치용 소자의 클럭을, 전단 래치용 소자의 클럭에 의해 샘플링하고, 이 전단 래치용 소자의 클럭에 의해 샘플링된, 1/N분주된 후단 래치용 소자의 클럭으로 부터, 서로 위상이 다른 N상의 클럭을 생성하고, 이 N상의 클럭에 의해 데이터열을 각각 샘플링하여 서로 데이터변화점이 다른 N개의 데이터열을 생성하고, 이 N개의 데이터열을 상기 후단 래치용 소자의 클럭을 기초로 하여 형성된 시간창을 사용하여 선택하여 출력하는 회로가 제안되어 있다.
상기 제2종래기술에 의하면, 전단 래치용 소자의 클럭의 주파수를 갖는 데이터열을 후단 래치용 소자의 클럭의 주파수로 변환하는 경우, 변환후의 클럭이 샘플링의 정의를 만족하도록 1/N분주된다. 이 1/N분주된 클럭이 변환전의 클럭에 의해 샘플링된다. 1/N분주된 후단 래치소자의 클럭을 사용하여, 클럭의 변환이 행해진다. 이와 같이, 변환전의 클럭에 의해 샘플링된 클럭을 사용하여 클럭의 변환이 행해지기 때문에, 데이터의 변화점이 샘플링되지 않게 된다. 그리고, 1/N분주된 후단 래치용 소자의 클럭에 따라, 서로 변화점이 다른 N개의 데이터열이 각각 형성된다. 이들 데이터열이 상기 후단 래치용 소자의 클럭에 따라 형성된 시간창에 의해 선택된다. 이 시간창을 사용하여 이들의 데이터열을 선택함으로써, 최종적으로 클럭의 변환을 행할 때 데이터열 변화점이 샘플링되지 않게 된다.
그러나, 상기 종래기술에는, 각각 이하에 보인 문제점이 있다. 우선, 제1종래기술에 있어서는, PLL회로를 사용하여 양 클럭의 위상을 정돈함으로써 대응하고 있다. 그러나, PLL회로를 사용하여도, 도7에서는 클럭 CLKB의 주파수를 변화시키기 때문에, 시스템의 클럭을 사용하는 것 보다 정확도는 좋으나 필연적으로 주파수의 변동은 피할 수 없다. 또한, 디지탈회로와 아날로그회로가 혼재하기 때문에, 코스트, 칩면적, 설계제약 등의 증가를 초래하는 문제점이 있다.
또한, 상기 특개평 1-261908호 공보에 제시된 제2종래기술에 있어서는, 도11
의 예에 보인 클럭 CK1의 주파수 f1과, 클럭 CK2의 주파수 f2의 관계가, 예컨대, f2= 2 x f1의 경우, 클럭 (1/2)CK2와 클럭CK1의 주기가 같게 되고, 이 때 클럭 CK1과 클럭 (1/2)CK2의 상승의 타이밍에 따라서는, 도11의 D형플립플롭(5)에 있어서, 클럭 CK1의 상승마다 미스 래치가 일어나, 정확한 동작이 기대될 수 없게 된다. 또한, f2 = N x f1의 N이 우수의 정의 정수, 또는 그 근방에 있으면, 클럭 CK1과 클럭 (1/2)CK2의 상승이 거의 동시로 되는 상태가 계속되기 때문에, 상기와 같이 미스 래치가 일어나게 된다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 항상 안정한 올바른 데이터를 출력할 수 있는 디지탈데이터의 전송클럭 변환회로를 제공하는 것이다.
본 발명에 관한 디지탈데이터의 전송클럭 변환회로는, 상기 목적을 달성하기 위해, 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환회로에 있어서, 제1전송클럭의 상승과 제2전송클럭의 상승이 동시에 일어나지 않도록, 상기 디지탈데이터를 래치하는 복수의 래치소자와, 이들 래치소자중 소정의 래치소자의 각 출력 데이터(출력데이터의 후보)간의 비교를 행하고, 그 비교결과에 기초하여 출력할 출력데이터를 선택하여 출력하는 비교/선택출력회로를 구비한다.
이에 따라, PLL회로 등을 사용하지 않고, 항상 정확한 디지탈데이터를 출력할 수 있어, 신뢰성이 현저히 향상된다.
본 발명의 다른 목적, 특징 및 장점을 첨부 도면을 참조하여 이하에 상세히 설명한다.
도1은 본 발명의 제1실시예에 관한 디지탈데이터의 전송클럭 변환회로의 구성을 보인 블록도이다.
도2는 본 발명의 제2실시예에 관한 디지탈데이터의 전송클럭 변환회로의 구성을 보인 블록도이다.
도3은 종래 클럭 변환회로의 구성을 보인 블록도이다.
도4는 도3에 보인 종래 클럭변환회로의 각 부의 신호의 타이밍챠트이다.
도5는 도1에 보인 구성의 각 부의 신호의 타이밍챠트이다.
도6은 도2에 보인 구성의 각 부의 신호의 타이밍챠트이다.
도7은 PLL회로를 사용한 종래 클럭 변환회로의 구성을 보인 블록도이다.
도8은 도1 및 도2에 보인 비교/선택출력회로의 회로예를 보인 회로구성도이다.
도9는 도1 및 도2에 보인 비교/선택출력회로의 다른 회로예를 보인 회로구성도이다.
도10은 종래 및 본 발명을 보인 것으로, D형플립플롭의 회로구성도이다.
도11은 제2종래기술의 구성예를 보인 블록도이다.
본 발명은, 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환회로에 관한 것으로, 디지탈데이터의 전송클럭 변환을 행할 때, 입력 디지탈데이터에 기초하여 복수의 출력데이터의 후보를 생성하고, 상기 복수의 출력데이터의 후보간의 비교를 행하여, 이 비교결과에 따라 출력할 출력데이터를 선택하여 출력하는 것을 특징으로 한다. 이에 따라, PLL회로 등을 사용하지 않고, 항상 정확한 디지탈데이터를 출력할 수 있어, 신뢰성을 현저히 향상시킬수 있다. 이하에 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
도1은, 본 발명의 제1실시예에 관한 디지탈데이터의 전송클럭 변환회로의 구성을 보인 블록도이다. 도1에서, DFF0는, 입력디지탈데이터 INDATA를 제1전송클럭 CLKA의 상승에 동기하여 픽업하여 출력하는 D형플립플롭이다. DELAY는 제2전송클럭 CLKB를 소정시간 지연시켜, 클럭 CLKC(제3전송클럭)을 생성하여, 출력하는 지연회로이다.
DFF4는, D형플립플롭 DFF0의 출력데이터 D0를, 상기 클럭 CLKC의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다. 또한, DFF3는, D형플립플롭 DFF0의 출력데이터 D0를, 상기 제2전송클럭 CLKB의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다.
DFF2는, 상기 D형플립플롭 DFF4의 출력데이터 D4를, 상기 제2전송클럭 CLKB의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다. 또한, DFF1은, 상기 D형플립플롭 DFF3의 출력데이터 D3를, 상기 제2전송클럭 CLKB의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다.
COMPARATOR는, 상기 D형플립플롭 DFF1, DFF2 및 DFF3의 출력데이터인 D1, D2 및 D3를 입력하고, 이들 출력데이터에 기초하여, 소정의 비교/선택동작(후술함)을 실행하고, 올바른 출력데이타인 OUTDATA를 선택출력하는 비교/선택출력회로이다.
상기 지연회로 DELAY에 있어서의 지연시간 δTc는 이하의 조건(1)을 만족하도록 설정되어 있다.
TH+ TS＜δTc ＜TB- (TH+ TS)......(1)
단, TH는 D형플립플롭의 홀드타임, TS는 D형플립플롭의 셋업타임, TB는 제2전송클럭 CLKB의 주기를 각각 나타낸다.
또한, 상기 D형플립플롭으로서는, 예컨대, 도10에 보인 구성을 사용할 수 있다. 또한, 설명의 편의상, D형플립플롭을 예로 들어 설명했으나, 본 발명은 이에 한정되지 않고 래치소자이면 어떤 것도 무방하다.
도1의 데이터 라인은 2비트의 데이터를 취급하는 것으로, 예를들어, INDATA〈1:0〉은, INDATA〈1〉과 INDATA〈0〉을 합쳐 버스 표기한 것으로 도시되어 있다. 또한, 이후의 명세서중에, 단순히 INDATA와 같이 표기하는 경우는, 모든 비트를 합친 것으로서 INDATA〈1:0〉을 나타낸 것으로 한다.
도5는, 도1에 보인 디지탈데이터의 전송클럭 변환회로의 구성의 각 부의 신호의 타이밍챠트를 도시한 것이다. 도5를 참조하여 이하에 상기 변환회로의 동작을 설명한다.
도1의 D형플립플롭 DFF0〈1:0〉의 출력데이터 D0〈0〉 및 D0〈1〉은, 도5의 타이밍으로 출력된다. 이 때문에, 출력데이터 D0〈1:0〉가 도5에 보인 사선부분의 기간(D형플립플롭에 필요한 홀드타임이나 셋업타임이 충분히 확보될 수 없는 기간)에 취입되면, 그 데이터는 정확하지 않을 가능성이 있다. 이 경우, 제2전송클럭 CLKB가 이하에 보인 조건(2)을 만족할 때, 도1에 있어서의 출력데이터 D1, D2 및 D3의 조합은, 표1에 보인 조합중 어느 것으로 된다.
2 x (TH+ TS) ＜TB＜TA- (TH+ TS)......(2)
단, TH는 D형플립플롭의 홀드타임, TS는 D형플립플롭의 셋업타임, TA는 제1전송클럭 CLKA의 주기, TB는 제2전송클럭 CLKB의 주기를 각각 나타낸다.
[표1]
D1 D2 D3
S1 DATA A DATA A DATA A
S2 DATA A DATA A X
S3 DATA A DATA A DATA B
S4 DATA A X DATA B
S5 DATA A DATA B DATA B
S6 X DATA B DATA B
S7 DATA B DATA B DATA B
단, 표1중의 DATA A 및 DATA B는, 어떤 시간에 있어서의 제1전송클럭 CLKA에 동기하여, D형플립플롭 DFF0에 래치된 데이터로 하고, DATA A가 픽업된 직후의 제1전송클럭 CLKA의 상승에 동기하여, DATA B가 픽업되는 것으로 한다. 또한, 표1에서, X는 도5의 D0〈1:0〉의 사선으로 나타낸 기간, 즉 D형플립플롭에 필요한 홀드타임이나 셋업타임이 충분히 확보될 수 없는 기간에, D형플립플롭 DFF3 또는 DFF4에 픽업된 데이터로 하고, 값은 예측불가능하기 때문에 부정(不定)인 것으로 한다.
표1로 부터 명백한 바와 같이, 데이터 D1과 D2가 같을때는, 데이터 D1 및 D2의 적어도 일방이, 사선으로 보인 이외의 기간에 픽업된다. 예컨대 D형플립플롭 DFF3 또는 DFF4의 일방이 부정(不定) 데이터를 픽업하여도, 그 데이터가 부정 데이터를 픽업하지 않는 타이밍에서 픽업된 데이터와 일치하기 때문에 데이터 D1 및 D2의 데이터가 부정으로 되지 않는다. 한편, 데이터 D1과 데이터 D2가 다를때는, 데이터 D3가 사선으로 보인 기간에 픽업될 수 없게 된다.
따라서, 데이터 D1과 데이터 D2를 비교하여, 표2에 따라 출력 데이터를 결정함으로써, 잘못된 데이터를 출력하는 것을 확실히 방지할 수 있다. 또한, 데이터 D1과 데이터 D2를 비교하여, 표3에 따라 출력 데이터를 결정하는 구성으로 하여도, 동일한 효과를 얻을 수 있다.
[표2]
조 건 출력
D1과 D2는 같다 D1
D1과 D2는 같지않다 D3
[표3]
조 건 출력
D2와 D3는 같다 D3
D2와 D3는 같지않다 D1
상기 표2를 실현하는 비교/선택출력회로 COMPARATOR의 구체예는 예컨대, 도8과 같이 구성된다. 또한, 도8에 있어서는, 데이터라인이 3비트의 데이터를 취급하는 경우의 예를 나타내고 있으나, 본 발명은 이에 한정되지 않는다.
상기 비교/선택출력회로 COMPARATOR는, 도8에 보인 바와 같이, 배타적OR 회로(31∼33), NOR회로(34), AND회로(35∼40), 및 OR회로(41∼43)으로 구성된다.
배타적OR 회로(31∼33)의 일방의 입력단자에는 데이터 D1이 입력되는 한편, 타방의 입력단자에는 데이터 D2가 입력된다. 배타적OR 회로(31∼33)의 출력단자는 NOR회로(34)의 입력단자에 각각 접속되어 있다. NOR회로(34)의 출력단자는, AND회로(35,37,39)의 반전입력단자에 접속됨과 동시에, AND회로(36,38,40)의 일방의 입력단자에 접속되어 있다.
AND회로(35,37,39)의 비반전입력단자에는 데이터 D3가 각각 입력되는 한편, AND회로(36,38,40)의 타방의 입력단자에는 데이터 D1이 입력된다. AND회로(35,36)의 출력단자는 OR회로(41)의 입력단자에 접속되고, AND회로(37,38)의 출력단자는 OR회로(42)의 입력단자에 접속되고, AND회로(39,40)의 출력단자는 OR회로(43)의 입력단자에 각각 접속된다. OR회로(41∼43)의 출력은 서로 접속되고, 이 접속점으로 부터 출력데이터인 OUTDATA가 출력된다.
상기 구성에 의하면, 예컨대 데이터 D1과 D2가 같지않을때는, 배타적OR 회로(31∼33)의 출력중 적어도 하나는 하이레벨로 되기 때문에, NOR회로(34)의 출력은 로우레벨로 된다. 따라서, AND회로(35)의 반전입력단자에는 로우레벨이 인가되기 때문에, AND회로(35)로 부터 데이터 D3이 출력되어 OR회로(41)로 보내진다.
한편, OR회로(41)에는 AND회로(36)의 출력도 보내지나, 이 AND회로(36)에는 NOR회로(44)로 부터 로우레벨이 입력되기 때문에, AND회로(36)의 출력은 로우레벨로 된다. 따라서, OR회로(41)로 부터 데이터 D3가 OUTDATA로서 출력된다.
이상과 같이, 데이터 D1과 D2가 같지않을때는, 데이터 D3가 OUTDATA로서 비교/선택출력회로 COMPARATOR로 부터 출력된다.
이에 대해, 데이터 D1과 D2가 같을때는, 배타적OR 회로(31∼33)의 출력은 모두 로우레벨로 되기 때문에, NOR회로(34)의 출력은 하이레벨로 된다. 따라서, AND회로(35)의 반전입력단자에는 하이레벨이 인가되기 때문에, AND회로(35)로 부터 로우레벨이 출력되어 OR회로(41)로 보내진다.
한편, OR회로(41)에는 AND회로(36)의 출력이 보내지나, 이 AND회로(36)에는 NOR회로(34)로 부터 하이레벨이 입력되기 때문에, AND회로(36)로 부터 데이터 D1이 출력된다. 따라서, OR회로(41)로 부터 데이터 D1이 OUTDATA로서 출력된다.
이상과 같이, 데이터 D1과 D2가 같을때는, 데이터 D1이 OUTDATA로서 비교/선택출력회로 COMPARATOR로 부터 출력된다.
이상은 설명의 편의상 AND회로(35,36) 및 OR회로(41)로 구성되는 제1셀렉터 회로에 대해 설명했으나, AND회로(37,38) 및 OR회로(42)로 구성되는 제2셀렉터 회로의 경우, 및 AND회로(39,40) 및 OR회로(43)로 구성되는 제3셀렉터 회로의 경우에도 상기 제1셀렉터 회로와 동일하게 동작하기 때문에 상세한 설명을 생략한다.
그런데, 상기 표3을 실현하는 비교/선택출력회로 COMPARATOR의 구체예는, 예컨대 도9와 같이 구성된다. 도9의 구성은, 기본적으로는, 도8의 구성의 경우와 동일하게 동작(단, 데이터 D3을 데이터 D1, 데이터 D1을 데이터 D3으로 치환하면 좋다)하기 때문에, 상세한 설명은 생략한다.
도9의 구성에 의하면, 데이터 D2와 D3가 같을때는, 데이터 D3가 OUTDATA로서 비교/선택출력회로 COMPARATOR로 부터 출력된다. 또한, 데이터 D2와 D3가 같지 않을때는, 데이터 D1이 OUTDATA로서 비교/선택출력회로 COMPARATOR로 부터 출력된다.
이하, 본 발명의 제2실시예에 대해 도2 및 도6을 참조하여 상세히 설명한다.
도2는, 본 발명의 제2실시예에 관한 디지탈데이터의 전송클럭 변환회로의 구성을 보인 블록도이다. 도2에서, DFF0는, 입력디지탈데이터 INDATA를 제1전송클럭 CLKA의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다. DFF3는, 상기 D형플립플롭 DFF0의 출력데이터 D0를, 상기 제2전송클럭 CLKB의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다.
또한, DFF2는, 상기 D형플립플롭 DFF3의 출력데이터 D3를, 상기 제2전송클럭 CLKB의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다. 또한, DFF1은, 상기 D형플립플롭 DFF2의 출력데이터 D2를, 상기 제2전송클럭 CLKB의 상승에 동기하여 픽업하고, 출력하는 D형플립플롭이다.
상기 비교/선택출력회로 COMPARATOR는, 상기 D형플립플롭 DFF1, DFF2 및 DFF3의 출력데이터인 D1, D2 및 D3를 입력하고, 이들 출력데이터에 기초하여, 소정의 비교/선택동작을 실행하고, 올바른 출력데이타인 OUTDATA를 선택출력하는 비교/선택출력회로이다.
또한, 상기 D형플립플롭으로서는, 예컨대, 도10에 보인 구성을 사용할 수 있으나, 이에 한정되지 않는다.
도2의 데이터 라인은 2비트의 데이터를 취급하는 것으로, 예를들어, INDATA〈1:0〉은, INDATA〈1〉과 INDATA〈0〉을 합쳐 버스 표기한 것으로 도시되어 있다. 또한, 이후의 명세서중에, 단순히 INDATA와 같이 표기하는 경우는, 모든 비트를 합친 것으로서 INDATA〈1:0〉을 나타낸 것으로 한다.
도6은, 도2에 보인 디지탈데이터의 전송클럭 변환회로의 구성의 각 부의 신호의 타이밍챠트를 도시한 것이다. 도6을 참조하여 이하에 상기 변환회로의 동작을 설명한다.
도2의 D형플립플롭 DFF0〈1:0〉의 출력데이터 D0〈0〉 및 D0〈1〉은, 도6에 보인 타이밍으로 출력된다. 이 때문에, 데이터 D0〈1:0〉가 도6에 보인 사선부분의 기간(D형플립플롭에 필요한 홀드타임이나 셋업타임이 충분히 확보될 수 없는 기간)에 취입되면, 그 데이터는 정확하지 않을 가능성이 있다. 이 경우, 제2전송클럭 CLKB가 이하에 보인 조건(3)을 만족할 때, 도2에 있어서의 출력데이터 D1, D2 및 D3의 조합은, 상기 제1실시예의 경우와 같이 상기 표1에 보인 조합중 어느 것으로 된다.
2 x (TH+ TS) ＜TB＜{TA- (TH+ TS)} /2......(3)
단, TH는 D형플립플롭의 홀드타임, TS는 D형플립플롭의 셋업타임, TA는 제1전송클럭 CLKA의 주기, TB는 제2전송클럭 CLKB의 주기를 각각 나타낸다.
따라서, 본 실시예에 있어서도, 데이터 D1과 데이터 D2를 비교하여, 상기 표2에 따라 출력 데이터를 결정함으로써(구체적으로 실현되는 회로 구성예는 도8), 잘못된 데이터를 출력하는 것을 확실히 방지할 수 있다. 또한, 데이터 D2와 데이터 D3를 비교하여, 상기 표3에 따라 출력 데이터를 결정하는 구성(구체적으로 실현되는 회로 구성예는 도9)으로 하여도, 동일한 효과를 얻을수 있다.
본 발명에 관한 제1디지탈데이터의 전송클럭 변환회로는, 이상과 같이, 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환회로에 있어, (1) 상기 제2전송클럭을 소정시간 지연시켜 제3전송클럭을 생성, 출력하는 지연회로와, (2) 상기 제1전송클럭에 동기한 디지탈데이터를 상기 제2전송클럭에 래치, 출력하는 제1래치소자와, (3) 상기 제1전송클럭에 동기한 디지탈데이터를 상기 제3전송클럭에 래치, 출력하는 제2래치소자와, (4) 상기 제1래치소자의 출력데이타를 상기 제2전송클럭에 래치, 출력하는 제3래치소자와, (5) 상기 제2래치소자의 출력데이타를 상기 제2전송클럭에 래치, 출력하는 제4래치소자와, (6) 상기 제1, 제3 및 제4래치소자의 출력데이타를 입력으로 하고, 소정 입력데이타간의 비교결과에 따라, 출력데이타를 선택하여 출력하는 비교/선택출력회로를 갖는 구성으로 되어 있다.
상기 제1디지탈데이터의 전송클럭 변환회로에 있어서, 상기 지연회로에 있어서의 지연시간 T가, TH+ TS＜T＜T2- (TH+ TS)를 만족하도록 설정되어 이루어지는 것이 바람직하다. 단, TH는 D형플립플롭의 홀드타임, TS는 D형플립플롭의 셋업타임, T2는 제2전송클럭의 주기를 각각 나타낸다.
상기 디지탈데이터의 전송클럭 변환회로에 있어서, 상기 비교/선택출력회로는, 상기 제3래치소자의 출력데이터와 제4래치소자의 출력데이터를 비교하고, 양자가 같으면, 그 데이터를 출력하고, 양자가 다르면, 상기 제1래치소자의 출력데이터를 출력하는 구성을 갖는 것이 바람직하다.
또한, 상기 제1래치소자의 출력데이터와 제4래치소자의 출력데이터를 비교하고, 양자가 같으면, 그 데이터를 출력하고, 양자가 다르면, 상기 제3래치소자의 출력데이터를 출력하는 구성을 갖는 것이 바람직하다.
본 발명에 관한 제2디지탈데이터의 전송클럭 변환회로는, 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환회로에 있어, (1) 상기 제1전송클럭에 동기한 디지탈데이터를 상기 제2전송클럭에 래치, 출력하는 제1래치소자와, (2) 상기 제1래치소자의 출력데이타를 상기 제2전송클럭에 래치, 출력하는 제2래치소자와, (3) 상기 제2래치소자의 출력데이타를 상기 제2전송클럭에 래치, 출력하는 제3래치소자와, (4) 상기 제1, 제2 및 제3래치소자의 출력데이타를 입력으로 하고, 소정 입력데이타간의 비교결과에 따라, 출력데이타를 선택하여 출력하는 비교/선택출력회로를 갖는 구성으로 되어 있다.
상기 제2디지탈데이터의 전송클럭 변환회로에 있어서, 상기 비교/선택출력회로는, 상기 제2래치소자의 출력데이터와 제3래치소자의 출력데이터를 비교하고, 양자가 같으면, 그 데이터를 출력하고, 양자가 다르면, 상기 제1래치소자의 출력데이터를 출력하는 구성을 갖는 것이 바람직하다.
또한, 상기 제2디지탈데이터의 전송클럭 변환회로에 있어서, 상기 비교/선택출력회로는, 상기 제1래치소자의 출력데이터와 제2래치소자의 출력데이터를 비교하고, 양자가 같으면, 그 데이터를 출력하고, 양자가 다르면, 상기 제3래치소자의 출력데이터를 출력하는 구성을 갖는 것이 바람직하다.
이상과 같은 구성을 갖는 디지탈데이터의 전송클럭 변환회로에 의하면, 제1전송클럭의 상승과 제2전송클럭의 상승이 동시에 일어나지 않기 때문에, 상기 비교/선택출력회로에 의해 항시 올바른 데이터가 선택되어 출력되게 되어, 회로 전체의 신뢰성이 현저히 향상된다.
발명의 상세한 설명항에 기재된 구체적인 실시양태, 또는 실시예는 어디까지나 본 발명의 기술내용을 밝히기 위한 것으로, 이와 같은 구체예에만 한정하여 협으로 해석하여서는 안되며, 본 발명과 첨부된 특허청구범위내에서 여러 가지로 변경하여 실시할 수 있다.

Claims (18)

  1. 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환회로에 있어서,
    상기 제2전송클럭을 소정시간 지연시켜 제3전송클럭을 생성하는 지연회로;
    상기 제1전송클럭에 동기한 디지탈데이터를 상기 제2전송클럭에 동기하여 래치하는 제1래치소자;
    상기 제1전송클럭에 동기한 디지탈데이터를 상기 제3전송클럭에 동기하여 래치하는 제2래치소자;
    상기 제1래치소자의 출력데이타를 상기 제2전송클럭에 동기하여 래치하는 제3래치소자;
    상기 제2래치소자의 출력데이타를 상기 제2전송클럭에 동기하여 래치하는 제4래치소자; 및
    상기 제1, 제3 및 제4래치소자의 각 출력데이타간의 비교를 행하고, 그 비교결과에 따라 출력할 출력데이타를 선택하여 출력하는 비교/선택출력회로를 포함하는 디지탈데이터의 전송클럭 변환회로.
  2. 제1항에 있어서, 상기 지연회로는,
    TH+ TS＜T＜T2- (TH+ TS)를 만족하는 지연시간 T를 갖고, TH는 상기 래치소자의 홀드타임, TS는 상기 래치소자의 셋업타임, T2는 제2전송클럭의 주기를 각각 나타내는, 디지탈데이터의 전송클럭 변환회로.
  3. 제1항에 있어서, 상기 비교/선택출력회로는, 상기 제3래치소자의 출력데이터와 제4래치소자의 출력데이터를 비교하고, 양자가 같으면 그 출력데이터를 출력하는 한편, 양자가 다르면 상기 제1래치소자의 출력데이터를 출력하는, 디지탈데이터의 전송클럭 변환회로.
  4. 제2항에 있어서, 상기 비교/선택출력회로는, 상기 제3래치소자의 출력데이터와 제4래치소자의 출력데이터를 비교하고, 양자가 같으면 그 출력데이터를 출력하는 한편, 양자가 다르면 상기 제1래치소자의 출력데이터를 출력하는, 디지탈데이터의 전송클럭 변환회로.
  5. 제1항에 있어서, 상기 비교/선택출력회로는, 상기 제1래치소자의 출력데이터와 제4래치소자의 출력데이터를 비교하고, 양자가 같으면 그 출력데이터를 출력하는 한편, 양자가 다르면 상기 제3래치소자의 출력데이터를 출력하는, 디지탈데이터의 전송클럭 변환회로.
  6. 제2항에 있어서, 상기 비교/선택출력회로는, 상기 제1래치소자의 출력데이터와 제4래치소자의 출력데이터를 비교하고, 양자가 같으면 그 출력데이터를 출력하는 한편, 양자가 다르면 상기 제3래치소자의 출력데이터를 출력하는, 디지탈데이터의 전송클럭 변환회로.
  7. 제3항에 있어서, 상기 비교/선택출력회로는,
    상기 제3래치소자의 출력데이터와 상기 제4래치소자의 출력데이터에 대해 배타적OR연산을 행하는 배타적OR회로;
    상기 배타적OR회로의 출력에 대해 NOR연산을 행하는 NOR회로;
    상기 제1래치소자의 출력데이터와, 상기 NOR회로의 출력을 반전시킨 것에 대해 AND연산을 행하는 제1AND회로;
    상기 제3래치소자의 출력데이터와 상기 NOR회로의 출력에 대해 AND연산을 행하는 제2AND회로; 및
    상기 제1 및 제2AND회로의 출력에 대해 OR연산을 행하고, 그 연산결과를 선택된 출력데이터로서 출력하는 OR회로를 포함하는, 디지탈데이터의 전송클럭 변환회로.
  8. 제4항에 있어서, 상기 비교/선택출력회로는,
    상기 제3래치소자의 출력데이터와 상기 제4래치소자의 출력데이터에 대해 배타적 OR연산을 행하는 배타적OR 회로;
    상기 배타적OR 회로의 출력에 대해 NOR연산을 행하는 NOR회로;
    상기 제1래치소자의 출력데이터와, 상기 NOR회로의 출력을 반전시킨 것에 대해 AND연산을 행하는 제1AND회로;
    상기 제3래치소자의 출력데이터와 상기 NOR회로의 출력에 대해 AND연산을 행하는 제2AND회로; 및
    상기 제1 및 제2AND회로의 출력에 대해 OR연산을 행하고, 그 연산결과를 선택된 출력데이터로서 출력하는 OR회로를 포함하는, 디지탈데이터의 전송클럭 변환회로.
  9. 제5항에 있어서, 상기 비교/선택출력회로는,
    상기 제1래치소자의 출력데이터와 상기 제4래치소자의 출력데이터에 대해 배타적 OR연산을 행하는 배타적OR 회로;
    상기 배타적OR 회로의 출력에 대해 NOR연산을 행하는 NOR회로;
    상기 제3래치소자의 출력데이터와, 상기 NOR회로의 출력을 반전시킨 것에 대해 AND연산을 행하는 제1AND회로;
    상기 제4래치소자의 출력데이터와 상기 NOR회로의 출력에 대해 AND연산을 행하는 제2AND회로; 및
    상기 제1 및 제2AND회로의 출력에 대해 OR연산을 행하고, 그 연산결과를 선택된 출력데이터로서 출력하는 OR회로를 포함하는, 디지탈데이터의 전송클럭 변환회로.
  10. 제6항에 있어서, 상기 비교/선택출력회로는,
    상기 제3래치소자의 출력데이터와 상기 제4래치소자의 출력데이터에 대해 배타적 OR연산을 행하는 배타적OR 회로;
    상기 배타적OR 회로의 출력에 대해 NOR연산을 행하는 NOR회로;
    상기 제1래치소자의 출력데이터와, 상기 NOR회로의 출력을 반전시킨 것에 대해 AND연산을 행하는 제1AND회로;
    상기 제3래치소자의 출력데이터와 상기 NOR회로의 출력에 대해 AND연산을 행하는 제2AND회로; 및
    상기 제1 및 제2AND회로의 출력에 대해 OR연산을 행하고, 그 연산결과를 선택된 출력데이터로서 출력하는 OR회로를 포함하는, 디지탈데이터의 전송클럭 변환회로.
  11. 제1항에 있어서, 상기 제1 내지 제4래치는 D형플립플롭인, 디지탈데이터의 전송클럭 변환회로.
  12. 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환회로로서,
    상기 제1전송클럭에 동기한 디지탈데이터를 상기 제2전송클럭에 동기하여 래치하는 제1래치소자와,
    상기 제1래치소자의 출력데이타를 상기 제2전송클럭에 동기하여 래치하는 제2래치소자와,
    상기 제2래치소자의 출력데이타를 상기 제2전송클럭에 동기하여 래치하는 제3래치소자와,
    상기 제1, 제2 및 제3래치소자의 각 출력데이타간의 비교를 행하고, 그 비교결과에 따라 출력할 출력데이타를 선택하여 출력하는 비교/선택출력회로를 포함하는 디지탈데이터의 전송클럭 변환회로.
  13. 제12항에 있어서, 상기 비교/선택출력회로는, 상기 제2래치소자의 출력데이터와 제3래치소자의 출력데이터를 비교하고, 양자가 같으면 그 출력데이터를 출력하는 한편, 양자가 다르면 상기 제1래치소자의 출력데이터를 출력하는, 디지탈데이터의 전송클럭 변환회로.
  14. 제12항에 있어서, 상기 비교/선택출력회로는, 상기 제1래치소자의 출력데이터와 제2래치소자의 출력데이터를 비교하고, 양자가 같으면 그 출력데이터를 출력하는 한편, 양자가 다르면 상기 제3래치소자의 출력데이터를 출력하는, 디지탈데이터의 전송클럭 변환회로.
  15. 제13항에 있어서, 상기 비교/선택출력회로는,
    상기 제3래치소자의 출력데이터와 상기 제2래치소자의 출력데이터에 대해 배타적 OR연산을 행하는 배타적OR 회로;
    상기 배타적OR 회로의 출력에 대해 NOR연산을 행하는 NOR회로;
    상기 제1래치소자의 출력데이터와, 상기 NOR회로의 출력을 반전시킨 것에 대해 AND연산을 행하는 제1AND회로;
    상기 제3래치소자의 출력데이터와 상기 NOR회로의 출력에 대해 AND연산을 행하는 제2AND회로; 및
    상기 제1 및 제2AND회로의 출력에 대해 OR연산을 행하고, 그 연산결과를 선택된 출력데이터로서 출력하는 OR회로를 포함하는, 디지탈데이터의 전송클럭 변환회로.
  16. 제14항에 있어서, 상기 비교/선택출력회로는,
    상기 제1래치소자의 출력데이터와 상기 제2래치소자의 출력데이터에 대해 배타적 OR연산을 행하는 배타적OR 회로;
    상기 배타적OR 회로의 출력에 대해 NOR연산을 행하는 NOR회로;
    상기 제3래치소자의 출력데이터와, 상기 NOR회로의 출력을 반전시킨 것에 대해 AND연산을 행하는 제1AND회로;
    상기 제2래치소자의 출력데이터와 상기 NOR회로의 출력에 대해 AND연산을 행하는 제2AND회로; 및
    상기 제1 및 제2AND회로의 출력에 대해 OR연산을 행하고, 그 연산결과를 선택된 출력데이터로서 출력하는 OR회로를 포함하는, 디지탈데이터의 전송클럭 변환회로.
  17. 제12항에 있어서, 상기 제1 내지 제3래치소자는 D형플립플롭인, 디지탈데이터의 전송클럭 변환회로.
  18. 제1전송클럭에 동기한 디지탈데이터를 제2전송클럭에 동기한 디지탈데이터로 변환하여 출력하는 디지탈데이터의 전송클럭 변환방법으로서,
    디지탈데이터의 전송클럭 변환을 행할 때, 입력 디지탈데이터에 기초하여 복수의 출력 데이터 후보를 생성하고,
    상기 복수의 출력 데이터 후보간의 비교를 행하여, 그 비교결과에 기초하여 출력할 출력데이터를 선택하여 출력하는 디지탈데이터의 전송클럭 변환방법.
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