JP3026391B2 - ビット列補償回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビット列補償回路に関
し、特に所定クロックを基準に、複数の端末から所定周
期のビット単位で送出された送出データを時分割多重化
して得られた多重化データを与えられる場合に適用して
好適なものである。

【０００２】

【従来の技術】従来、加入者宅から送出したディジタル
信号を局内に伝送する場合、時分割多重化（ＴＤＭＡ：
Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃ
ｃｅｓｓ）の手法を適用してディジタル信号を伝送する
ことにより、効率良くディジタル信号を伝送し得るよう
に成されたものがある。

【０００３】即ち、時分割多重化の手法を適用してディ
ジタル信号を伝送する場合、回線数を低減し得、その分
効率良くディジタル信号を伝送することができる。

【０００４】

【発明が解決しようとする課題】ところで、光ファイバ
ー伝送においては、同軸ケーブル等の伝送線路を用いて
ディジタル信号を伝送する場合に比して伝送速度を向上
し得る特徴がある。

【０００５】さらに光ファイバー伝送においては、光結
合器を介して、伝送に供する光を簡易に合成し得る特徴
がある。

【０００６】このため光ファイバーを使用してディジタ
ル信号を伝送する場合は、簡易に時分割多重化の手法を
適用し得、さらに時分割多重化の手法を適用することに
より、一段と効率良くディジタル信号を伝送し得ると考
えられる。

【０００７】すなわち図２において、１は全体としてＰ
ＳＤ（Ｐａｓｓｉｖｅ Ｄｏｕｂｌｅ Ｓｔａｒ）タイ
プの光加入者網を示し、この光加入者網１においては、
加入者宅端末２Ａ、２Ｂ、２Ｃから送出したディジタル
信号をネットワークユニット４に送出し、このネットワ
ークユニット４から所望の伝送対象に送出する。

【０００８】このとき各加入者宅端末２Ａ、２Ｂ、２Ｃ
とネットワークユニット４間においては、光ファイバー
を介してディジタル信号を伝送し、この光ファイバーは
カップラ６で接続されるようになされている。

【０００９】図３に示すように各加入者宅端末２Ａ、２
Ｂ、２Ｃは、それぞれ各端末２Ａ、２Ｂ、２Ｃに割当ら
れた所定のタイミングで光データＳ２Ａ、Ｓ２Ｂ、Ｓ２
Ｃを送出し（図３（Ａ）、（Ｂ）、（Ｃ））、カップラ
６はこの光データＳ２Ａ、Ｓ２Ｂ、Ｓ２Ｃを光合成して
伝送データＳＴを出力する（図３（Ｄ））。

【００１０】これによりこの種の光加入者網１において
は、光ファイバーをカップラ６で接続するだけで、各端
末２Ａ、２Ｂ、２Ｃのディジタル信号を簡易に時分割多
重化して伝送することができる。

【００１１】ところが各端末２Ａ、２Ｂ、２Ｃとカップ
ラ６間の距離が相違すると、各端末２Ａ、２Ｂ、２Ｃか
ら送出された光データＳ２Ａ、Ｓ２Ｂ、Ｓ２Ｃにおいて
は、その分カップラ６に異なる時間遅れで到達する。

【００１２】このためこの加入者網１をを単一のクロッ
クで同期して動作させた場合、ネットワークユニット４
に到達する時分割多重化信号ＳＴにおいては、この距離
の相違に応じてビット内遅延や伝送路帯域の不規則や位
相ゆらぎなどによるジッタなどが発生し、ビット列の配
置が不規則な間隔になり、ネットワークユニット４にお
いては、このビット内遅延やジッタなどによる不規則間
隔が大きくなると光データＳ２Ａ、Ｓ２Ｂ、Ｓ２Ｃを正
しく処理し得なくなり、光多重化信号ＳＴを電気信号の
多重化データに変換して出力した場合に提供先の伝送装
置で正しく処理できないという問題が生じる。

【００１３】また、以上の様な問題を解決するために例
えばＰＬＬ（位相同期ループ）回路を用いて、光多重化
データから電気多重化データにした後に、この電気多重
化データをＰＬＬ回路で、一定周期のクロックを抽出
し、このクロックでデータを一定周期に補償する方法も
考えられるが、この方法の場合にはＰＬＬ回路の動作周
波数範囲や、キャプチャ（捕獲）レンジや、耐ジッタ特
性などを実用的な範囲まで設定するためには、ループフ
ィルタの時定数を非常に大きい値に設定しなければなら
ず、このため大きい時定数を設定するための部品形状が
大きくなり、回路を小形化できず、集積化にも困難であ
るという問題もある。

【００１４】また、ＰＬＬ回路の内部のＶＣＯを高速で
安定化させる構成も容易ではなく、アナログ素子も必要
になるので集積化も容易ではないという問題もある。

【００１５】本発明は以上の点を考慮して為されたもの
であり、その目的とするところは、時分割多重化によっ
て多重データ伝送する場合でも伝送された多重化データ
のビット列を補償することができるビット列補償回路を
提供することである。

【００１６】

【課題を解決するための手段】かかる課題を解決するた
めに第１の発明においては、所定のクロックを基準に、
複数の端末から所定周期のビット単位で送出された送出
データを時分割多重化して得られた多重化データを与え
られ、この多重化データをそれぞれ所定位相だけ異なる
複数のクロックで検出し、各検出信号を出力する検出手
段と、上記各検出信号のレベル変化を検出し、上記各検
出信号の中から上記送出データの位相に最も近い位相の
上記検出信号を選択して出力する選択手段と、上記それ
ぞれ所定位相だけ異なる複数のクロックの内のいずれか
のクロックで、上記選択手段の出力ビット列をサンプリ
ングしてビットのずれを補償するサンプリング手段とを
備えて、上記サンプリング手段の出力から、上記いずれ
かのクロックに同期してビット列が補償された多重化デ
ータを得ることを特徴とする。また第２の発明において
は、入力データを所定の位相関係に保持された複数のク
ロック各々でラッチし、この複数のクロックに対応した
複数のラッチデータを出力する多相クロックラッチ回路
と、上記複数のラッチデータに基づいて論理レベルが変
化するタイミングを検出することにより、上記入力デー
タに対して最も近い位相関係にあるクロックを検出する
変化点検出回路と、上記受信データ変化点検出回路の検
出結果に基づいて、上記複数のラッチデータの選択を行
なうラッチデータ選択回路と、上記ラッチデータ選択回
路によって選択されたラッチデータを所定の基準クロッ
クで再サンプリングする再サンプリング回路とを有する
ことを特徴とする。

【００１７】

【作用】本発明によれば、上記検出手段と上記選択手段
によって、ビット幅や周期が一定でない場合であって
も、基準クロックに同期して一定に補償される。しか
も、それぞれ所定位相だけ異なる複数のクロックの内の
いずれかのクロックで、上記選択手段の出力ビット列を
サンプリングしているので、選択手段の出力にジッタの
影響が残ってビットがずれていても、補償（ジッタ除
去）して、いずれかの基準クロックに同期させてビット
列のずれを補償させることができる。

【００１８】

【実施例】次にこの発明のビット列補償回路の好適な一
実施例を図面を用いて説明する。この一実施例は、上述
の図２の光ファイバ伝送システムにおいて、ネットワー
クユニット（Ｏｆｆｉｃｅ Ｓｕｂｓｃｒｉｂｅｒ Ｕ
ｎｉｔ）４出力の多重化データに対して、どの様な構成
でそのビット列を補償するかを示す。

【００１９】図１はこの一実施例のビット列補償回路の
機能ブロックである。

【００２０】この図１において、ビット列補償回路は多
相クロックラッチ回路１２と、受信データ変化点検出回
路１４と、ラッチデータ選択回路１６と、再サンプリン
グ回路３２と、判定回路５０とから構成されている。

【００２１】ここでこの一実施例の場合、ネットワーク
ユニット４は、光ファイバ伝送システム全体で共通する
単一の基準クロックを基準にして動作するものとする。

【００２２】すなわち各端末２Ａ、２Ｂ、２Ｃは、この
基準クロックに同期したデューティ比が、例えば５０％
の光データを送出し、このとき所定ビット単位で、各端
末に割当られた期間毎に時分割でこの光データを送出す
る。

【００２３】ネットワークユニット４は、各端末２Ａ、
２Ｂ、２Ｃから送出された光データをカップラ６で合成
して時分割多重化した後、所定の光電気変換回路で入力
データＤＩに変換する。そして、このネットワークユニ
ット４は、この入力データＤＩをビット列補償回路の多
相クロックラッチ回路１２に与える。

【００２４】図４は多相クロックラッチ回路１２の一例
の論理回路図である。

【００２５】この図４において、多相クロックラッチ回
路１２は、Ｄ型フリップフロップ１８Ａ〜１８Ｄから構
成されて、Ｄ型フリップフロップ１８Ａ〜１８Ｄのデー
タ入力Ｄには、受信データＤＩが供給されている（図５
（Ａ）にタイミングを図示）。

【００２６】そして、Ｄ型フリップフロップ１８Ａのク
ロック入力Ｃには０位相のクロックＣＬＫ１が供給され
ている（図５（Ｂ）にタイミングを図示）。また、Ｄ型
フリップフロップ１８Ｂのクロック入力Ｃには９０°位
相遅れのクロックＣＬＫ２が供給されている（図５
（Ｃ）にタイミングを図示）。更に、Ｄ型フリップフロ
ップ１８Ｃのクロック入力Ｃには１８０°位相遅れのク
ロックＣＬＫ３が供給されている（図５（Ｄ）にタイミ
ングを図示）。しかも、Ｄ型フリップフロップ１８Ｄの
クロック入力Ｃには２７０°位相遅れのクロックＣＬＫ
４が供給されている（図５（Ｅ）にタイミングを図
示）。

【００２７】そして、この多相クロックラッチ回路１２
は、この入力データＤＩを上記４相のクロックＣＬＫ１
〜ＣＬＫ４でラッチし、そのラッチデータＬ１〜Ｌ４を
受信データ変化点検出回路１４及びラッチデータ選択回
路１６に供給する。

【００２８】ここで上記４相のクロックＣＬＫ１〜ＣＬ
Ｋ４のうち、第１のクロックＣＬＫ１は、このネットワ
ークユニット４の基準クロック信号で、このビット列補
償回路の出力が接続される受信回路（図示なし）などで
使用する動作基準のクロック信号である。

【００２９】これに対して残りの各位相クロックＣＬＫ
２〜ＣＬＫ４は、第１のクロックＣＬＫ１に対してそれ
ぞれ位相が９０°、１８０°、２７０°異なる様になさ
れている。

【００３０】これにより多相クロックラッチ回路１２
は、基準クロックでなる第１のクロックＣＬＫ１で入力
データＤＩをラッチすると共に、この第１のクロックＣ
ＬＫ１に対して所定の位相関係に保持された第２〜第４
のクロックＣＬＫ２〜ＣＬＫ４で入力データＤＩをラッ
チし、ラッチ結果出力Ｌ１〜Ｌ４を続く受信データ変化
点検出回路１４及びラッチデータ選択回路１６に供給す
る。

【００３１】図６はこの一実施例の受信データ変化点検
出回路１４の論理回路図である。

【００３２】この図６において、この受信データ変化点
検出回路１４は、Ｄ型フリップフロップ２０Ａ〜２０Ｄ
と、排他的論理和ゲート２２Ａ〜２２Ｄと、ＮＯＲ（否
定論理和）ゲート２４とから構成される。

【００３３】そして、Ｄ型フリップフロップ２０Ａは、
ラッチデータＬ１がデータ入力Ｄに与えられ、クロック
入力ＣにクロックＣＬＫ２が与えられ、データ出力Ｑか
らラッチデータＬ１Ｄを排他的論理和ゲート２２Ａに供
給する。また、Ｄ型フリップフロップ２０Ｂは、データ
入力ＤにラッチデータＬ２が与えられ、クロック入力Ｃ
にクロックＣＬＫ３が与えられ、データ出力Ｑからラッ
チデータＬ２Ｄを排他的論理和ゲート２２Ｂに供給す
る。

【００３４】また、Ｄ型フリップフロップ２０Ｃは、デ
ータ入力ＤにラッチデータＬ３が与えられ、クロック入
力ＣにクロックＣＬＫ４が与えられ、データ出力Ｑから
ラッチデータＬ３Ｄを排他的論理和ゲート２２Ｃに供給
する。また、Ｄ型フリップフロップ２０Ｄは、データ入
力ＤにラッチデータＬ４が与えられ、クロック入力Ｃに
はクロックＣＬＫ１が与えられ、データ出力Ｑからラッ
チデータＬ４Ｄを排他的論理和ゲート２２Ｄに供給す
る。

【００３５】そして、受信データ変化点検出回路１４
は、各ラッチデータＬ１〜Ｌ４について、論理レベルが
変化するタイミングを検出することにより、入力データ
ＤＩに対して正しい位相関係に保持されたクロックを検
出し、その検出結果に基づいて信号Ｓ１〜Ｓ５を選択出
力する。

【００３６】即ち、図６に示す様に受信データ変化点検
出回路１４においては、各ラッチデータＬ１〜Ｌ４をラ
ッチ回路２０Ａ〜２０Ｄに与え、ラッチ回路２０Ａ〜２
０Ｄは、各ラッチデータＬ１〜Ｌ４のクロック信号ＣＬ
Ｋ１〜ＣＬＫ４に対して９０°づつ位相の遅れたクロッ
クＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ１で各ラッチ
データＬ１〜Ｌ４をラッチする。

【００３７】これにより受信データ変化点検出回路１４
においては、ラッチデータＬ１〜Ｌ４の位相を９０°遅
延させ（図５（Ｆ）〜（Ｍ））、ラッチデータＬ１〜Ｌ
４と、これよりそれぞれ９０°位相遅れしたクロックＣ
ＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫ１でラッチしたラ
ッチデータＬ２、Ｌ３、Ｌ４、Ｌ１との間でタイミング
を一致させ、続く排他的論理和ゲート２２Ａ〜２２Ｄで
排他的論理和を行う。これによって、受信データ変化点
検出回路１４においては、第１及び第２のクロックＣＬ
Ｋ１及びＣＬＫ２の立ち上がりの期間の間で入力データ
ＤＩの論理レベルが変化しているとき、排他的論理和ゲ
ート２２Ａから出力される出力信号Ｓ１の論理レベルを
立ち上げる（図５（Ｎ））。

【００３８】また、受信データ変化点検出回路１４にお
いては、第２及び第３のクロック信号ＣＬＫ２及びＣＬ
Ｋ３の立ち上がりの期間の間で入力データＤＩの論理レ
ベルが変化しているとき、排他的論理和ゲート２２Ｂか
ら出力される出力信号Ｓ２の論理レベルを立ち上げ（図
５（Ｏ））、第３及び第４のクロックＣＬＫ３及びＣＬ
Ｋ４の立ち上がりの間で入力データＤ１の論理レベルが
変化しているとき、排他的論理和ゲート２２Ｃから出力
される出力信号Ｓ３の論理レベルを立ち上げる（図５
（Ｐ））。

【００３９】更に、受信データ変化点検出回路１４にお
いては、第４及び第１のクロックＣＬＫ４及びＣＬＫ１
の立ち上がりの期間の間で入力データＤＩの論理レベル
が変化しているとき、排他的論理和ゲート２２Ｄから出
力される出力信号Ｓ４の論理レベルを立ち上げる（図５
（Ｒ））。

【００４０】そして、上記受信データＤＩが上記クロッ
クＣＬＫ１〜ＣＬＫ４のいずれかの２クロック位相間に
おいても論理レベルの変化が検出されない場合は、上記
論理レベルＳ１〜Ｓ４のいずれもロウレベルになり、こ
の場合は、出力信号Ｓ１〜Ｓ４をＮＯＲゲート２４に出
力して否定論理和を行い、出力信号Ｓ５の論理レベルを
立ち上げる（図５（Ｒ））。従って、上記上記受信デー
タＤＩが上記クロックＣＬＫ１〜ＣＬＫ４のいずれかの
２クロック位相間において論理レベルの変化が検出され
れば、信号Ｓ５はロウレベルになる。

【００４１】この様にして得られた上記Ｓ１〜Ｓ５は、
ラッチデータ選択回路１６に与えられる。

【００４２】図７はラッチデータ選択回路１６と再サン
プリング回路３２の論理回路図である。

【００４３】この図７において、ラッチデータ選択回路
１６は、アンドゲート２８、２６Ａ〜２６Ｄと、論理和
ゲート３０とから構成されている。

【００４４】そして、ラッチデータ選択回路１６は、受
信データ変化点検出回路１４から供給された信号Ｓ１〜
Ｓ５を基準にしてラッチデータＬ１〜Ｌ４を選択出力す
る。即ち、第１及び第２のクロックＣＬＫ１及びＣＬＫ
２の立ち上がりの期間の間で受信データＤＩの論理レベ
ルが変化しているとき、第３のクロックＣＬＫ３の立ち
上がりタイミングで入力データＤＩをラッチすれば、受
信データの論理レベルが安定したときに、確実に受信デ
ータＤ１をラッチ出力することができる。

【００４５】これにより図８に示す様に、ラッチデータ
選択回路１６は、第１及び第２のクロックＣＬＫ１及び
ＣＬＫ２の立ち上がりの期間の間で入力データＤＩの論
理レベルが変化しているとき、信号Ｓ１によってラッチ
データＬ３を選択出力する。これに対して、第２及び第
３のクロックＣＬＫ２及びＣＬＫ３の立ち上がりの期間
の間で入力データＤＩの論理レベルが変化していると
き、第４のクロックＣＬＫ４の立ち上がりタイミングで
入力データＤＩをラッチすれば、受信データの論理レベ
ルが安定したときに、確実に入力データＤＩをラッチ出
力することができる。

【００４６】これによって、ラッチデータ選択回路１６
は、第２及び第３のクロックＣＬＫ２及びＣＬＫ３の立
ち上がりの期間の間で入力データＤＩの論理レベルが変
化しているとき、信号Ｓ２によってラッチデータＬ４を
選択出力する。

【００４７】同様に第３及び第４のクロックＣＬＫ３及
びＣＬＫ４の立ち上がりの期間の間、及び第４及び第１
のクロックＣＬＫ４及びＣＬＫ１の立ち上がりの期間の
間で入力データＤＩの論理レベルが変化しているとき、
それぞれ第１のクロックＣＬＫ１及び第２のクロック信
号ＣＬＫ２のタイミングで入力データＤＩをラッチすれ
ば、受信データの論理レベルが安定したときに、確実に
入力データＤＩをラッチすることができ、これによりラ
ッチデータ選択回路１６は、信号Ｓ３及びＳ４によって
それぞれラッチデータＬ１及びＬ２を選択出力する。

【００４８】これに対して、入力データＤＩの論理レベ
ルが変化していない場合、ラッチデータ選択回路１６
は、信号Ｓ５によってラッチデータＬ１を選択出力す
る。

【００４９】即ち、図７に示す様に、ラッチデータ選択
回路１６は、受信データ変化点検出回路１４の出力信号
Ｓ１〜Ｓ４をアンドゲート２６Ａ〜２６Ｄに与え、ここ
でそれぞれラッチデータＬ１〜Ｌ４との論理積を検出す
る。

【００５０】更に、ラッチデータ選択回路１６は、受信
データ変化点検出回路１４の出力信号Ｓ５をアンドゲー
ト２８に与え、ここでラッチデータＬ１との論理積を行
い出力する。

【００５１】更に、ラッチデータ選択回路１６は、アン
ドゲート２６Ａ〜２６Ｄ及びアンドゲート２８の出力信
号を論理和ゲート３０に与え、この出力信号Ｓ６を続く
再サンプリング回路３２に供給する（図５（Ｓ）のタイ
ミング）。

【００５２】これによりラッチデータ選択回路１６は、
受信データ変化点検出回路１４の検出結果に基づいてラ
ッチデータＬ１〜Ｌ４を選択し、選択結果を出力信号Ｓ
６として再サンプリング回路３２に送出する。

【００５３】図７において、再サンプリング回路３２
は、Ｄ型フリップフロップ３８、４８と、アンドゲート
４０、４６と、インバータ４２と、論理和ゲート４４と
から構成されている。

【００５４】そして、この再サンプリング回路３２は、
ラッチデータ選択回路１６から供給される信号Ｓ６を基
準のクロックＣＬＫ１又はＣＬＫ３で再サンプリングし
て出力する。

【００５５】これによって、この一実施例のビット列補
償回路においては、位相の異なるクロックで入力データ
ＤＩをラッチして複数のラッチデータＬ１〜Ｌ４を生成
した後、このラッチデータＬ１〜Ｌ４の選択出力を基準
のクロックで再サンプリングして出力することにより、
各端末の光データが光ファイバーの長さの分だけ異なる
遅延時間で遅延したり、ジッタの影響を受けた場合で
も、基準のクロックＣＬＫ１に同期して出力することが
でき、これにより続く受信回路で確実に処理することが
できる。

【００５６】このとき再サンプリング回路３２は、この
基準クロックＣＬＫ１と１８０°位相の異なるクロック
信号ＣＬＫ３で信号Ｓ６を再サンプリングした後（図５
（Ｔ）のタイミング）、入力データＤＩのジッタの影響
の判定検出結果ＳＬ（図５（Ｕ）のタイミング）に基づ
いてこの信号ＳＫと基準クロックＣＬＫ１で再サンプリ
ングした出力信号とを選択出力し、これによりジッタに
よるビットずれの影響を排除する（図５（Ｖ）のタイミ
ング）。

【００５７】即ち、再サンプリング回路３２は、ラッチ
データ選択回路１６から供給される信号Ｓ６をクロック
ＣＬＫ３でラッチするＤ型フリップフロップ３８に与
え、これにより信号Ｓ６をクロックＣＬＫ３で再サンプ
リングする。

【００５８】更に、再サンプリング回路３２は、Ｄ型フ
リップフロップ３８の出力信号ＳＫをアンドゲート４０
に与え、ここで、インバータ回路４２を介して供給され
る再サンプリング選択信号ＳＬの反転信号との間で論理
積信号を出力する。

【００５９】ここで、再サンプリング選択信号ＳＬは、
端末２Ａ〜２２Ｃから送出された判定用のデータ（例え
ば、０１の交番パターンデータなど）を判定回路５０の
入力及び受信データ入力ＤＩとして与えられて、信号Ｓ
１〜Ｓ４の状態によって、再サンプリング選択信号ＳＬ
の論理レベルは決められる。

【００６０】例えば、判定回路５０は、前述の判定用デ
ータ受信時に信号Ｓ２又はＳ３がハイレベルであった端
末からの信号受信時には、再サンプリング選択信号ＳＬ
をロウレベルに設定して、アンドゲート４０でクロック
ＣＬＫ３でサンプリングされた信号ＳＫが出力され、こ
の信号ＳＫがＤ型フリップフロップ４８に与えられる様
に制御する。

【００６１】また、判定回路５０は、前述の判定用デー
タ受信時に信号Ｓ１又はＳ４がハイレベルであった端末
からの信号受信時には、再サンプリング選択信号ＳＬを
ハイレベルに設定して、アンドゲート４６で信号Ｓ６を
出力させ、この信号Ｓ６をＤ型フリップフロップ４８に
与えられる様に制御する。

【００６２】これによって、再サンプリング回路３２
は、再サンプリング選択信号ＳＬの論理レベルがロウレ
ベルのとき、アンドゲート４０の出力信号を論理和ゲー
ト４４を介して出力する。

【００６３】これに対して再サンプリング回路３２は、
ラッチデータ選択回路１６の出力信号Ｓ６をアンドゲー
ト４６に入力し、ここで再サンプリング選択信号ＳＬと
の論理積信号を得ることにより、再サンプリング選択信
号ＳＬの論理レベルがハイレベルのとき論理和ゲート４
４を介して信号Ｓ６を選択出力する。

【００６４】更に、再サンプリング回路３２は、クロッ
ク信号ＣＬＫ１で動作するＤ型フリップフロップ４８に
論理和ゲート４４の出力信号を与え、これによりクロッ
ク信号ＣＬＫ１に同期したタイミングで続く受信回路な
どに受信データＤＯを送出する。

【００６５】以上の一実施例によれば、位相の異なるク
ロックＣＬＫ１〜ＣＬＫ４で受信データをラッチして複
数のラッチデータを生成し、このラッチデータの選択出
力を基準のクロックで再サンプリングすることにより、
各端末の光データが光ファイバーの長さの分だけ異なる
遅延時間で遅延したり、ジッタの影響を受けた場合で
も、基準のクロック信号ＣＬＫ１に同期し、ビットずれ
のない受信データ（多重データ）を出力でき、これによ
り続く受信回路などにデータを提供して、正しく処理さ
せることができる。

【００６６】以上の一実施例においては、位相が異なる
４種類のクロックで入力データをラッチする場合につい
て述べたが、これに限定するものではない。例えば、こ
の異なる位相のクロックの種類を必要に応じて多くする
と、補償精度を向上させることもできる。

【００６７】また、以上の一実施例においては、光ファ
イバーを介して時分割多重化されて伝送された入力受信
データを処理する場合について述べたが、これに限るも
のではない。例えば、同軸ケーブル等を介して伝送され
たデータを処理する場合等にあっても広く適用すること
ができる。

【００６８】更に、以上の一実施例の図７の再サンプリ
ング回路３２においては、クロックＣＬＫ１又はＣＬＫ
３によって、再サンプリングを行ったが、これに限るも
のでがない。

【００６９】

【発明の効果】以上述べた様に本発明によれば、位相の
異なる複数のクロック信号で入力データをラッチして複
数のラッチデータを生成し、各ラッチデータの論理レベ
ルが変化するタイミングを基準にしてこのラッチデータ
の選択出力を得、この選択出力を基準のクロックで再サ
ンプリングすることにより、各端末の光データが光ファ
イバーの長さの分だけ異なる遅延時間で遅延したり、ジ
ッタの影響を受けている場合でも伝送されたデータのビ
ット列を一定に補償することができるビット列補償回路
を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のビット列補償回路の機能ブ
ロック図である。

【図２】従来例の光ファイバ伝送システムの概要図であ
る。

【図３】従来例の光ファイバ伝送システムにおける各端
末から送出される送出データのタイミングチャートであ
る。

【図４】一実施例の多相クロックラッチ回路の論理回路
図である。

【図５】一実施例のビット列補償回路の動作タイミング
チャートである。

【図６】一実施例の受信データ変化点検出回路の論理回
路図である。

【図７】一実施例のラッチデータ選択回路及び再サンプ
リング回路の論理回路図である。

【図８】一実施例のラッチデータ選択回路の論理図であ
る。

【符号の説明】

１２…多相クロックラッチ回路、１４…受信データ変化
点検出回路、１６…ラッチデータ選択回路、３２…再サ
ンプリング回路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 所定クロックを基準に、複数の端末から
   所定周期のビット単位で送出された送出データを時分割
   多重化して得られた多重化データを与えられ、この多重
   化データをそれぞれ所定位相だけ異なる複数のクロック
   で検出し、各検出信号を出力する検出手段と、 上記各検出信号のレベル変化を検出し、上記各検出信号
   の中から上記送出データの位相に最も近い位相の上記検
   出信号を選択して出力する選択手段と、 上記それぞれ所定位相だけ異なる複数のクロックの内の
   いずれかのクロックで、上記選択手段の出力ビット列を
   サンプリングしてビットのずれを補償するサンプリング
   手段とを備えて、 上記サンプリング手段の出力から、上記いずれかのクロ
   ックに同期してビット列が補償された多重化データを得
   ることを特徴とするビット列補償回路。
2. 【請求項２】 入力データを所定の位相関係に保持され
   た複数のクロック各々でラッチし、この複数のクロック
   に対応した複数のラッチデータを出力する多相クロック
   ラッチ回路と、 上記複数のラッチデータに基づいて論理レベルが変化す
   るタイミングを検出することにより、上記入力データに
   対して最も近い位相関係にあるクロックを検出する変化
   点検出回路と、 上記受信データ変化点検出回路の検出結果に基づいて、
   上記複数のラッチデータの選択を行なうラッチデータ選
   択回路と、 上記ラッチデータ選択回路によって選択されたラッチデ
   ータを所定の基準クロックで再サンプリングする再サン
   プリング回路とを有することを特徴とするビット列補償
   回路。
3. 【請求項３】 請求項２に記載のビット列補償回路にお
   いて、 前記変化点検出回路にて論理レベルの変化するタイミン
   グが検出されないときは、前記ラッチデータ選択回路は
   予め決められた任意のラッチデータを選択することを特
   徴とするビット列補償回路。