JP2000354029A - 同期クロックを発生させるための回路 - Google Patents

同期クロックを発生させるための回路

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Abstract

(57)【要約】 （修正有） 【課題】 複数のサブシステムで各々専用の電圧制御発
振器を備えることで多くのボードスペースが必要とな
る。また、干渉やノイズが発生するため同期信号の品質
が劣化する。 【解決手段】 １つの電圧制御発振器を使用して多数の
サブシステムを同期させる。位相および周波数の合わせ
られた電圧制御発振器の出力信号を各サブシステムへ伝
送する。第１のサブシステムは第１の内部クロックを発
生し、他のサブシステムへ同期信号を出力する。この同
期信号は、第１の内部クロックの既知の時点を規定する
マーカを有している。他のサブシステムは、電圧制御発
振器の出力信号を使用して同期信号をサンプリングし、
前記第１の内部クロックの既知の時点を表すスタート指
示を決定する。同期信号におけるマーカの検出に応じ
て、他のサブシステムは第１の内部クロックと同期した
第２の内部クロックをスタートさせる。

Description

【発明の詳細な説明】
【０００１】産業上の利用分野本発明は全般的にいえば
クロック同期に関し、詳細には多数のチップまたはサブ
システムの同期をとるために１つの電圧制御発振器を使
用したクロック同期に関する。
【０００２】従来の技術 複雑ないしは複合的なディジタル通信およびデータ伝送
システムのための動作周波数が上がっているので、ディ
ジタルシステム全体を同期のとれたやり方で動かすとい
う重要な試みが行われている。典型的には、複雑なディ
ジタルシステムには様々なチップが含まれており、それ
ら各々は情報を他のサブシステムと交換する必要のある
１つのサブシステムに対応づけられた回路を有してい
る。種々のサブシステム間における情報の交換は、交換
された情報の損失または変造を避けるために同期合わせ
されていなければならない。
【０００３】たとえば、複雑なディジタルシステムを非
同期転送モード（ＡＴＭ）ネットワークにおいて動作さ
せる場合、各サブシステムが複数のセルのうちの１つか
らデータ信号を抽出する役割を担う可能性がある。この
場合、データ信号は音声、ビデオあるいは他の形式の同
期信号を成す可能性がある。手短にいえばＡＴＭは、同
期信号をパケット化してセルを形成するためのプロセス
を記述する規格であって、そのようにして音声、ビデ
オ、データあるいは他の情報を同じネットワークを介し
て送信することができる。同期信号情報はセルのペイロ
ード中におかれ、セルは他のソースのセルとインタリー
ブされる。ついでそれらのセルが宛先へ向けて配信され
る。そして宛先において、個々のセルが抽出されて、も
との同期信号が再現される。
【０００４】上述のように典型的には１つのサブシステ
ムは、パケット化されたセルからもとの同期信号のうち
の１つを再構成する役割を担っている。したがって各サ
ブシステムは、それらの間におけるクロックのゆがみの
結果として種々の信号からのデータが変造されないよ
う、他のサブシステムと同期がとられていなければなら
ない。種々のサブシステムに対する各基準クロック間の
クロックのゆがみ（すなわち位相差）による問題は、内
部動作周波数が数１００ＭＨｚ以上に増えるといっそう
大きくなる。このため、内部動作周波数を高める要求が
増すにつれて、各サブシステム間において高度の同期を
行う同期機構ががいっそう重要になってくる。
【０００５】１つの従来技術の同期機構は、各サブシス
テムのために位相合わせ回路を有している。図１には、
従来技術による位相合わせ回路１０の機能ブロック図が
示されている。この位相合わせ回路１０は位相検出器１
２、ループフィルタ１４ならびに電圧制御発振器（ＶＣ
Ｏ）を有している。ループフィルタ１４へは位相検出器
１２の出力信号Ｖ＿ＶＣＯが供給され、ＶＣＯの制御入
力側と接続されている。位相検出器１２は２つの入力を
有しており、すなわち基準信号Ｃ＿ＳＹＳと、ＶＣＯか
ら直接または間接的に供給される出力信号とを有してい
る。当業者であればわかるようにＶＣＯは、Ｃ＿ＳＹＳ
信号の倍数であるいかなる周波数の出力信号Ｃ＿ＶＣＯ
でも発生させることができる。たとえばＣ＿ＳＹＳ信号
を８ＭＨｚとすることができ、ＶＣＯは３２ＭＨｚの信
号Ｃ＿ＶＣＯを発生させることができる。この場合、サ
ブシステムに対するクロックとしては、これよりも高い
周波数のＣ＿ＶＣＯ信号が内部的に用いられる。Ｃ＿Ｖ
ＣＯ信号が基準信号Ｃ＿ＳＹＳよりも高い周波数にある
場合には、Ｃ＿ＶＣＯ信号は分周器１６へ入力され、基
準信号Ｃ＿ＳＹＳと同じ周波数をもつ信号Ｃ＿ＳＹＳ＿
ＩＮＴが形成される。この場合、分周器１６の出力は、
ＶＣＯからダイレクトに供給される信号Ｃ＿ＶＣＯの代
わりに位相検出器１２へ直接、供給される。開示どおり
であれば信号Ｃ＿ＳＹＳ＿ＩＮＴは、位相検出器１２へ
の入力に対する参照のために用いられることになる。
【０００６】動作中、位相検出器１２は基準信号Ｃ＿Ｓ
ＹＳの位相を、ＶＣＯにより生成された信号Ｃ＿ＳＹＳ
＿ＩＮＴと比較する。位相検出器１２により発せられた
差分電圧信号Ｖ＿ＶＣＯは、２つの入力信号Ｃ＿ＳＹＳ
とＣ＿ＳＹＳ＿ＩＮＴの位相差の尺度を成している。こ
の差分電圧信号Ｖ＿ＶＣＯはループフィルタ１４により
フィルタリングされ、これにより制御電圧が形成され
て、ＶＣＯへ印加される。ＶＣＯにより生成される出力
信号Ｃ＿ＶＣＯの周波数はＶＣＯへの制御電圧の印加に
よって、入力信号Ｃ＿ＳＹＳ＿ＩＮＴと基準信号Ｃ＿Ｓ
ＹＳとの間の位相差が減る方向へ変化する。
【０００７】図２には、図１で示した位相合わせ回路１
０におけるＣ＿ＳＹＳ＿ＩＮＴとＣ＿ＳＹＳとの位相合
わせないしは収束に関するタイムチャートが、３つの異
なるロックインフェーズ状態すなわち０゜の位相差、９
０゜の位相差、１８０゜の位相差において示されてい
る。一般に当業者に知られているように、各々最初の状
態にあたり、平均電圧が増加するとループフィルタ１４
は制御電圧を発生し、その電圧によってＶＣＯは出力信
号Ｃ＿ＶＣＯの周波数Ｆ＿ＣＶＯを変化させ、位相検出
器１２の２つの入力信号における位相差が低減される。
信号が位相合わせされれば、それらの信号は図２に示さ
れているロックイン状態のうちの１つになる。
【０００８】先に述べたように典型的には複雑なディジ
タルシステムは、基準信号Ｃ＿ＳＹＳと位相合わせされ
なければならない複数のサブシステムを有する可能性が
ある。したがってこのような従来技術のシステムによれ
ば、各サブシステムにおいてＣ＿ＳＹＳ＿ＩＮＴ信号の
同期を合わせるため、それらのサブシステムが各々専用
のＶＣＯと位相合わせ回路１０を備えている。各サブシ
ステムのためにＶＣＯと位相検出機構を備えることで多
くのボードスペースが必要とされ、また、ディジタルシ
ステムに関連するコストが高まってしまう。しかも、狭
く密接した中で動作する多数の電圧制御発振器ＶＣＯに
よって干渉やノイズが引き起こされるため、このディジ
タルシステムにおいて再構成された同期信号の品質が劣
化するおそれもある。
【０００９】したがって、多チップ構成のための同期機
構に関する技術分野において、ボードスペースを最低限
に抑え、高品質で信号再構成するための安定した同期信
号を供給する必要性がある。
【００１０】発明の概要 本発明によれば、ただ１つの電圧制御発振器しか使用し
ない多数のチップまたはサブシステムの同期合わせのた
めの方法および装置を提供することにより、上述の制約
が克服される。この場合、外部システムクロックは、複
数のサブシステムのうちマスタと呼ばれる１つのサブシ
ステムへ供給される。マスタには電圧制御発振器（ＶＣ
Ｏ）が含まれており、これは外部システムクロックの倍
数である周波数をもち、それと位相合わせされたＶＣＯ
クロック信号を生成する。内部クロック信号はマスタ内
で生成され、これは外部システムクロックと等しい周波
数をもち、ＶＣＯクロック信号と位相合わせされてい
る。マスタは、内部クロック信号の所定の側縁をマーキ
ングする同期信号を発生する。
【００１１】すべてのサブシステムの同期をとるためＶ
ＣＯクロック信号は、これが同じ位相で到達するよう各
サブシステムへ供給される。さらにこの場合、同期信号
は各サブシステムへ加えられ、各サブシステムはその同
期信号をＶＣＯクロック信号の側縁でサンプリングし、
マスタにおける内部クロック信号の所定の側縁がいつ発
生したのかを判定する。内部クロック信号はＶＣＯクロ
ック信号の既知の分数の周波数を有しているので、サブ
システムは自身の内部クロック信号の再合わせ前、ＶＣ
Ｏクロック信号の所定数の周期にわたり遅れている。そ
の結果、スレーブサブシステムの内部クロック信号が、
マスタの内部クロック信号と同期される。
【００１２】第１の内部クロックと第２の内部クロック
の同期がとられるので、すべてのサブシステムは同じ時
点で到来データをクロックにより処理する。このように
して本発明によれば、ただ１つの電圧制御発振器しか使
用せずに多数のサブシステム間において同期合わせされ
た動作が実現される。その結果、本発明によって、どの
ようなディジタルシステムであっても従来技術の同期機
構に比べコストとボードスペースが低減される。
【００１３】本発明の既述の着想やそれに伴う利点につ
いては、以下で図面を参照しながら本発明について詳し
く説明することでいっそう明確になる。
【００１４】有利な実施例の詳細な説明 図３には、ディジタルシステム２０の機能ブロック図が
示されている。このディジタルシステム２０は複数のサ
ブシステム２２に対し、個々に内部クロック（図示せ
ず）をもつことを要求しており、それらのクロックは、
多重化された信号から信号を抽出する間にデータが変造
されるのを回避するため、各サブシステム２２内でデー
タ（図示せず）が等しくクロック処理されるよう、すべ
て同期合わせされる。ディジタルシステム２０は、複数
のサブシステム２２と、０〜Ｎ個のサブシステム２２の
同期をとるための１つの電圧制御発振器（ＶＣＯ）を有
している。なお、この明細書全体にわたり、同じ素子に
は同じ参照符号が付されている。サブシステム２２のう
ちの１つはマスタデバイス２４と称され、同期パルスＳ
ＹＮＣＯを発生させる役割を担っている。同期パルスＳ
ＹＮＣＯの発生についてはあとで詳しく説明する。マス
タデバイス２４はＶＣＯと電気的に接続されており、こ
のＶＣＯは周波数Ｆ＿ＶＣＯをもつ出力信号Ｃ＿ＶＣＯ
を生成する。一般にマスタデバイス２４は、２つの入力
信号すなわち基準信号Ｃ＿ＳＹＳとＶＣＯにより生成さ
れる信号Ｃ＿ＶＣＯを有している。出力信号Ｃ＿ＶＣＯ
と信号Ｃ＿ＳＹＳとの位相合わせの後、マスタデバイス
２４は同期パルスＳＹＮＣＯを発生し、これは他のサブ
システム２２の各々へ入力として供給される。それゆ
え、これら他のサブシステム２２をスレーブデバイス２
６と称する。図３に示されているように各スレーブデバ
イス２６は、３つの入力信号すなわちマスタデバイス２
４によって生成された同期パルスＳＹＮＣＯ、ＶＣＯに
より生成されたＣ＿ＶＣＯ信号、および基準信号Ｃ＿Ｓ
ＹＳを有している。
【００１５】１つの実施形態によれば図３に示されてい
るディジタルシステム２０は、サブシステム２２の各々
がＡＴＭネットワークの１つのセルに対応づけられた複
数のタイムスロットのうちの１つを処理する役割を担う
システムを成すことができる。しかしながら本発明は、
Ｔ−１またはＴ３のキャリアにおいて単一のチャネルを
多重化するための時分割多重（ＴＤＭ）またはパルス符
号変調による信号技術など、様々な信号技術を使用して
多重化された信号を抽出するようにした、あらゆる同期
ディジタルシステムにも適用できる。これらのシステム
のいずれも、データが失われたり変造されたりしないよ
う、様々なサブシステムの同期を合わせる同期機構を必
要とする。本発明によればこのような同期合わせは、マ
スタデバイス２４内で生成される同期パルスＳＹＮＣＯ
を使用することにより達成され、これによりスレーブデ
バイス２６内で、信号Ｃ＿ＳＹＳ＿ＩＮＴMASTER（図示
せず）と同期のとられた信号Ｃ＿ＳＹＳ＿ＩＮＴSLAVE
（図示せず）が生成される。次に、同期信号ＳＹＮＣＯ
の生成について詳しく説明する。
【００１６】図４は、図３に示されたディジタルシステ
ム２０の同期信号発生回路３０に関する機能ブロック図
である。同期信号発生回路３０は、図１で述べたような
位相合わせ回路１０を有することができるし、あるいは
従来技術で周知の他のいかなる位相合わせ回路をもって
いてもよい。さらに同期信号発生回路３０は遅延装置３
２も有しており、この遅延装置は信号Ｃ＿ＳＹＳ＿ＩＮ
ＴMASTERを遅延させて、同期信号ＳＹＮＣＯを形成す
る。典型的には遅延３２は、集積回路における相互接続
コンポーネントの電気的な特性によって引き起こされる
ゆがみから生じる。同期信号ＳＹＮＣＯは、基準周波数
の逆数の倍数（すなわち１／Ｆ＿ＳＹＳ）として周期的
に発生するパルスである。１つの実施形態によれば信号
ＳＹＮＣＯは、パケット化されたデータストリーム中の
ｋ個のタイムスロット（たとえばセル）の期間と等しい
周期を有している。ｋ個のタイムスロットは、同期のと
られたｋ個のデータストリームに対応させることができ
る。
【００１７】図５は、図３で示した複数のサブシステム
の同期をとるために必要な信号のタイムチャートであ
る。全般的にいうと本発明によれば、ただ１つの電圧制
御発振器しか使用せずに信号Ｃ＿ＳＹＳ＿ＩＮＴMASTER
とＣ＿ＳＹＳ＿ＩＮＴSLAVEを同期させるための方法お
よび装置が提供される。電圧制御発振器の出力信号Ｃ＿
ＶＣＯは、位相の合わせられたかたちでマスタデバイス
とスレーブデバイスへ入力される。その際、マスタデバ
イスにおいて、Ｃ＿ＳＹＳ＿ＩＮＴMASTERの遅延された
半周期を表す同期信号ＳＹＮＣＯが生成され、これは各
々固有のサブシステム間の伝播遅延時間の差に起因する
様々な遅延を伴って、スレーブデバイスの各々に供給さ
れる。同期パルスを検出する目的で、各スレーブデバイ
スは位相の合わせられた信号Ｃ＿ＶＣＯを用いて、信号
Ｃ＿ＶＣＯの立ち上がり縁で同期信号をサンプリングす
る。マスタデバイスにおけるＣ＿ＳＹＳ＿ＩＮＴMASTER
の立ち下がり縁と、スレーブデバイスにおける信号ＳＹ
ＮＣＩの受け取りとの間の全遅延時間は、１つのＣ＿Ｖ
ＣＯ周期よりも短いので、スレーブデバイス内の回路に
より、Ｃ＿ＳＹＳ＿ＩＮＴMASTERとＣ＿ＶＣＯと間の周
波数逓倍に基づき、信号Ｃ＿ＳＹＳ＿ＩＮＴSLAVEのた
めのスタート時間が決定される。Ｃ＿ＶＣＯの所定数の
周期の後、スレーブデバイス内の回路はＣ＿ＳＹＳ＿Ｉ
ＮＴSLAVEの生成を開始し、これはＣ＿ＳＹＳ＿ＩＮＴ
MASTERと同期している。図５には、周波数逓倍器が２つ
である実施形態に関して、このタイミングの詳細が描か
れている。
【００１８】図５では、垂直方向の破線により着目する
個々の時点が表されており、それらについて以下で説明
する。この場合、タイミング信号には３つの組があり、
すなわち参照番号４０で表された基準信号Ｃ＿ＳＹＳ、
参照番号４２で表されたマスタデバイス内の一連の信
号、ならびに参照番号４４で表されたスレーブデバイス
内の一連の信号がある。先に述べたように、基準信号Ｃ
＿ＳＹＳは外部のシステムインタフェースにより供給さ
れる周期的な信号であり、これは位相合わせされたかた
ちで各サブシステムへ供給される。この基準信号Ｃ＿Ｓ
ＹＳは、入力データのクロック処理のための２つのステ
ージのサンプリング回路のうち最初のステージにおいて
使用することができる。第２のステージは信号Ｃ＿ＳＹ
Ｓ＿ＩＮＴを使用し、これについては以下で詳しく説明
する。
【００１９】まず最初に、同期信号ＳＹＮＣＯを発生さ
せるためのマスタデバイス信号４０の組について、基準
信号Ｃ＿ＳＹＳと関連させて説明する。先に挙げたよう
にマスタデバイス２４は、入力された基準信号Ｃ＿ＳＹ
ＳとＶＣＯからの入力Ｃ＿ＶＣＯに基づき、内部信号Ｃ
＿ＳＹＳ＿ＩＮＴと同期信号ＳＹＮＣＯを発生する。上
述のように、図５に示されているタイムチャートに対応
する実施形態のための周波数逓倍器は４つである。した
がってＶＣＯは、Ｃ＿ＳＹＳの周波数の４倍でＣ＿ＶＣ
Ｏを出力する。先に説明したように位相合わせ回路１０
によって、信号Ｃ＿ＳＹＳ＿ＩＮＴがＣ＿ＳＹＳと位相
および周波数に関して合わせられるようになる。図示の
タイムチャートの場合、信号Ｃ＿ＳＹＳ＿ＩＮＴと信号
Ｃ＿ＳＹＳは９０度のロックイン位相合わせとなってい
る。相応に、信号Ｃ＿ＳＹＳ＿ＩＮＴの生成に使用され
る信号Ｃ＿ＶＣＯもＣ＿ＳＹＳと位相合わせされている
が、これは異なる周波数を有している。既述のように、
Ｃ＿ＶＣＯの周波数Ｆ＿ＶＣＯは典型的には、システム
クロック周波数Ｆ＿ＳＹＳの倍数である。タイムチャー
トによれば時点Ｔ1において信号Ｃ＿ＶＣＯの立ち上が
り縁６０Ａにより、Ｃ＿ＶＣＯからＣ＿ＳＹＳ＿ＩＮＴ
MASTERを導出するカウンタが初期化される。なお、当業
者であれば自明であるように、Ｃ＿ＶＣＯからＣ＿ＳＹ
Ｓ＿ＩＮＴMA STERを導出するカウンタを初期化するため
に、信号Ｃ＿ＶＣＯの立ち下がり縁を用いることもでき
る。
【００２０】時点Ｔ2において、信号Ｃ＿ＳＹＳ＿ＩＮ
ＴMASTERの立ち下がり縁６２に応動して第１の遅延時間
後、同期信号ＳＹＮＣＯが発せられる。同期信号ＳＹＮ
ＣＯは信号Ｃ＿ＳＹＳ＿ＩＮＴMASTERの立ち上がり縁６
６後、第２の遅延時間Ｄ2まで、ローレベルのままであ
る。以降、同期信号ＳＹＮＣＯにおけるローレベルのパ
ルスのことを同期パルス６４と称する。このパルスはＣ
＿ＳＹＳ＿ＩＮＴMAST ERの１．５倍である。遅延時間Ｄ
1およびＤ2は、ラインドライバや当業者に周知の他の固
有の電気信号特性によるものである。一定のホールド時
間Ｄ3によって、Ｃ＿ＳＹＳ＿ＩＮＴMASTERの立ち上が
り縁６６を検出するための適切な時間が得られる。ホー
ルド時間Ｄ3後、同期信号ＳＹＮＣＯの状態は所定の時
間が経過するまで重要ではなく、マスタデバイス２４内
の回路は他の有効な同期パルス６４を発生させることが
できる。この所定の時間は、基準周波数の逆数（１／Ｆ
＿ＳＹＳ）の数倍と等しい期間に及ぶ。１つの実施形態
によればこの所定の時間は、パケット化されたストリー
ムにおけるｋ個のタイムスロット（たとえばセル）の期
間に及ぶ。ｋ個のタイムスロットをＮ個のサブシステム
と相互に関連させることができ、それらのサブシステム
はパケット化されたストリームからｋ個の同期信号を抽
出することになる。
【００２１】次に、Ｃ＿ＳＹＳ＿ＩＮＴSLAVEをマスタ
デバイス２４におけるＣ＿ＳＹＳ＿ＩＮＴMASTERと同期
させるためのスレーブデバイス信号４４の組について説
明する。時点Ｔ3において、マスタデバイス２４からの
同期信号ＳＹＮＣＯがスレーブデバイス２６のうちの１
つへ、信号ＳＹＮＣＯから遅延時間Ｄ4をもつ信号ＳＹ
ＮＣＩとして入力される。当業者であれば自明であるよ
うに各スレーブデバイスに関する遅延時間Ｄ4は、マス
タデバイスと対応するスレーブデバイスとの間の伝播遅
延時間に起因して異なる可能性がある。たとえ各スレー
ブデバイスが異なる時点で同期信号ＳＹＮＣＯを受け取
る可能性があるにしろ、本発明によれば、マスタデバイ
ス２４において生成された信号Ｃ＿ＳＹＳ＿ＩＮＴ
MASTERと位相および周波数が合わせられて各サブデバイ
スのために信号Ｃ＿ＳＹＳ＿ＩＮＴSL AVEを発生する同
期機構が提供される。次に、スレーブデバイス２６に関
連する同期機構の１つの実施形態について詳しく説明す
る。
【００２２】図５および図６を参照すると、そこには本
発明による同期機構に関する１つの実施形態が描かれて
いる。全般的にいうと図５に示されているようにＣ＿Ｖ
ＣＯ MASTERとＣ＿ＶＣＯSLAVEは、周波数ならびに位相
に関して０゜で合わせられている。これら２つの信号が
０゜で位相合わせされるようボードをレイアウトするた
めの技術は当業者に周知であり、これ以上詳しくは説明
しない。Ｃ＿ＶＣＯMA STERとＣ＿ＶＣＯSLAVEは０゜で
位相合わせされているので、以下の説明ではＣ＿ＶＣＯ
としていずれかの信号について言及する。
【００２３】Ｃ＿ＶＣＯの各立ち上がり縁６０A-0にお
いて、同期信号ＳＹＮＣＩがサンプリングされる。図示
されているようにＣ＿ＶＣＯの立ち上がり縁６０A にお
ける時点Ｔ1 では同期信号ＳＹＮＣＩはハイレベルであ
り、Ｃ＿ＶＣＯの立ち上がり縁６０B における時点Ｔ4
では同期信号ＳＹＮＣＩはローレベルであり、これは同
期パルス６４に対応する。同期信号ＳＹＮＣＩがローレ
ベルであることがサンプリングによって表されるとスレ
ーブデバイス２６内の回路は、ＳＹＮＣＩがローレベル
であると検出されたＣ＿ＶＣＯの同じ立ち上がり縁６０
B において信号Ａを反転（否定）する（時点Ｔ4 参
照）。その後、スレーブ回路は、上述の周波数逓倍器に
基づき信号Ａを再び肯定（アクティブ）状態にする。図
示の実施例の場合、周波数逓倍器は２つであり、したが
って時点Ｔ6 で示されているように、回路はＣ＿ＶＣＯ
の第２の立ち上がり縁６０D において信号Ａを再び肯定
状態にする。信号Ａは信号Ｃ＿ＶＣＯの１周期にわたり
遅延され、これにより信号Ｂが形成される（Ｃ＿ＣＶＯ
の立ち上がり縁６０C および６０E に対応する時点Ｔ5
〜Ｔ7 を参照）。信号Ａと信号Ｂに基づきスレーブ回路
は内部カウンタアライメント信号ＣＴＲを発生し、これ
はＣ＿ＳＹＳ＿ＩＮＴSLAVEを発生させるためのスター
ト時点をシグナリングする反転パルスを成す。時点Ｔ5
における信号ＣＴＲの立ち上がり縁７４によって信号Ｃ
＿ＳＹＳ＿ＩＮＴSLAVEが有効にされ、ついでこの信号
は周波数逓倍器により周期的な信号としてクロックによ
り処理され、Ｃ＿ＶＣＯのいずれの立ち上がり縁６０を
使うのかが決定される。したがって図５に示されている
ように、Ｃ＿ＳＹＳ＿ＩＮＴMASTERとＣ＿ＳＹＳ＿ＩＮ
ＴSL AVEとの同期が時点Ｔ5 において合わせられる。
【００２４】図６には、スレーブデバイス２６のための
同期回路７８を示す本発明の１つの実施形態が描かれて
いる。同期回路７８の入力と出力は、図３に示したスレ
ーブデバイス２６の入力と出力に対応する。同期回路７
８は、マスタデバイス２４から受け取った同期信号ＳＹ
ＮＣＯに応答してＣ＿ＳＹＳ＿ＩＮＴMASTERと位相およ
び周波数に関して合わせられた信号Ｃ＿ＳＹＳ＿ＩＮＴ
SLAVEを発生させる役割を担う。
【００２５】次にこの回路の動作について説明すると、
第１のフリップフロップ８０は入力信号ＳＹＮＣＩとＣ
＿ＶＣＯを受け取る。上述のように信号ＳＹＮＣＩは、
マスタデバイスからの遅延された信号ＳＹＮＣＯであ
る。信号Ｃ＿ＶＣＯの立ち上がり縁に応じてフリップフ
ロップ８０はＳＹＮＣＩをサンプリングし、ＳＹＮＣＩ
のサンプリング状態を信号Ａとして出力する。図５のタ
イムチャートの場合、時点Ｔ1 と時点Ｔ4 はフリップフ
ロップ８０により実行されるサンプリング時点の実例で
ある。第２のフリップフロップ８２はＣ＿ＶＣＯの立ち
上がり縁で信号Ａをサンプリングし、信号Ｂを出力する
（図５の時点Ｔ4 として示す）。このため上述のよう
に、信号Ｂは１つのＣ＿ＶＣＯ周期だけ信号Ａよりも遅
延される。次に信号Ａはインバータ８４によって反転さ
れ、ＮＡＮＤゲート８６において信号ＢとＡＮＤ結合さ
れる。反転された信号Ａと信号Ｂがともにハイレベルで
あれば、ＮＡＮＤゲート８６はローレベルを出力し、こ
れは図５の時点Ｔ4 からＴ5 における信号ＣＴＲに対応
する。ＣＴＲがローレベルであることからカウンタ８８
がセットされ、有効な信号Ｃ＿ＳＹＳ＿ＩＮTSLAVEが出
力される。これは図５に示した信号ＣＴＲの立ち上がり
縁７４に対応する。入力信号Ｃ＿ＶＣＯはマスタデバイ
スにおけるＣ＿ＶＣＯと位相および周波数に関してすで
に合わせられているので、カウンタ８８は出力信号Ｃ＿
ＳＹＳ＿ＩＮＴSLAVEをＣ＿ＳＹＳ＿ＩＮＴMASTERと同
じ周波数で発生し、その結果、Ｃ＿ＳＹＳ＿ＩＮＴ
SLAVEはＣ＿ＳＹＳ＿ＩＮＴMASTERと同期するようにな
る。それゆえ図５に示されているように、Ｃ＿ＳＹＳ＿
ＩＮＴSLAVEとＣ＿ＳＹＳ＿ＩＮＴMASTERは、時点Ｔ5
において同期がとられる。
【００２６】なお、当業者にとって自明であるように、
本発明による同期方法および同期装置を、それぞれ同期
されていなければならない多数のサブシステムを有する
いかなるサブシステムにも適用することができる。この
同期方法によればマスタデバイス内で同期信号を発生さ
せ、次にそれを１つまたは複数のスレーブデバイスへ入
力として供給する。この同期信号により、マスタデバイ
ス内で内部的に発せられたクロックと同時に生じる同じ
位相をスレーブデバイスが得られるようなメカニズムが
提供される。したがって本発明の同期方法によれば、１
つの電圧制御発振器によって複数のサブシステムのため
の同期を実現することができ、各サブシステムごとにＶ
ＣＯを設ける必要がない。
【００２７】これまで本発明の有利な実施形態について
説明してきたが、本発明の着想や範囲から逸脱すること
なく様々な変形が可能であることは自明である。
【図面の簡単な説明】
【図１】従来技術による位相合わせ回路の機能ブロック
図である。
【図２】図１に描かれた位相合わせ回路について３つの
異なるロックイン状態について示すタイムチャートであ
る。
【図３】複数のサブシステムと、本発明に従って複数の
サブシステムの同期を合わせるための同期パルスを発生
する１つの電圧制御発振器から成るディジタルシステム
の機能ブロック図である。
【図４】図３に描かれたディジタルシステムの同期パル
ス発生回路を示す機能ブロック図である。
【図５】図４に描かれたサブシステムをどき合わせする
ための主要な信号を示すタイムチャートである。
【図６】本発明に従って構成された同期回路の概略図で
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/08 Ｈ０３Ｌ 7/08 Ｈ (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 エリック ホーグル アメリカ合衆国 カリフォルニア サンタ クララ ペッパーツリー レーン ナン バー1823 900 (72)発明者 ウルリッヒ フィードラー アメリカ合衆国 カリフォルニア サンタ クララ サラトガ アヴェニュー ナン バー34エイチ 444

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数のサブシステム内で同期クロックを
    発生させるための回路において、 複数のサブシステムのうち第１のサブシステム内に位相
    合わせ回路が設けられており、 該位相合わせ回路は外部システムクロックを受け取り、
    該外部システムクロックの倍数の周波数をもちそれと位
    相の合わせられたクロック信号を受け取り、 該位相合わせ回路は、外部システムクロックと位相の合
    わせられた内部クロックを発生し、該内部クロックにお
    ける所定の側縁をマーキングする同期信号を発生し、 他のサブシステム内に同期回路が設けられており、該同
    期回路は、同期パルスとクロック信号に応答し、前記第
    １のサブシステムにおける内部クロックと同期合わせさ
    れた第２の内部クロックを発生することを特徴とする、 複数のサブシステム内で同期クロックを発生させるため
    の回路。
  2. 【請求項２】 前記位相合わせ回路は、外部システムク
    ロックと内部システムクロックとの間の差分電圧信号を
    定めるための位相検出器と、フィルタリングされた位相
    差信号に従い発振器の発振周波数を変更することにより
    出力信号を発生させる電圧制御発振器（ＶＣＯ）と、前
    記の位相検出器と電圧制御発振器に電気的に結合された
    ローパスフィルタとを有しており、該ローパスフィルタ
    は前記差分電圧信号を受け取り、フィルタリングされた
    位相差信号を生成する、請求項１記載の回路。
  3. 【請求項３】 前記同期回路はクロック信号により同期
    信号をサンプリングし、第１のサブシステムにおける内
    部クロックの所定の側縁に対するマーキングの検出に応
    じて、クロック信号の所定数の周期にわたり待機してか
    ら第２の内部クロック信号を再合わせして、該第２の内
    部クロック信号を第１のサブシステムの内部クロック信
    号に同期させる、請求項１記載の回路。
  4. 【請求項４】 他のサブシステムの各々において受信さ
    れるクロック信号は、第１のサブシステムにおけるクロ
    ック信号と位相合わせされている、請求項１記載の回
    路。
  5. 【請求項５】 前記の所定数の周期は、クロック信号を
    外部システムクロックの倍数とする周波数逓倍器に相関
    づけられている、請求項３記載の回路。
  6. 【請求項６】 １つの電圧制御発振器を用いて複数のサ
    ブシステムを同期させる方法において、 位相および周波数の合わせられた電圧制御発振器の出力
    信号を、ディジタルシステム内の複数のサブシステムへ
    伝送し、 複数のサブシステムのうち第１のサブシステム内で第１
    の内部クロックを発生させ、 前記第１のサブシステムからディジタルシステム内の他
    のサブシステムの各々へ同期信号を出力し、該同期信号
    は、前記第１の内部クロックの既知の時点を規定するマ
    ーカを有しており、 他のサブシステムにおいて同期信号を受け取らせ、 前記第１のサブシステムから受け取った電圧制御発振器
    の出力信号を使用して同期信号をサンプリングし、前記
    第１の内部クロックの既知の時点を表すスタート指示を
    決定し、 同期信号におけるマーカの検出に応じて、第１の内部ク
    ロックと同期した第２の内部クロックをスタートさせる
    ことを特徴とする、 １つの電圧制御発振器を用いて複数のサブシステムを同
    期させる方法。
  7. 【請求項７】 前記第２の内部クロックのスタートにあ
    たり、出力信号の所定数の周期にわたり待機してから、
    第２の内部クロックを第１の内部クロックと再合わせす
    る、請求項６記載の方法。
  8. 【請求項８】 前記の所定数の周期を、出力信号を外部
    基準信号の倍数とする周波数逓倍器に相関づける、請求
    項７記載の方法。
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