CN1269651A - 利用一个压控振荡器同步多个子系统的方法和系统 - Google Patents

利用一个压控振荡器同步多个子系统的方法和系统 Download PDF

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Abstract

利用一个压控振荡器同步多个子系统的方法。该方法包括发送压控振荡器的相位和频率对准的输出给数字系统内的每个子系统。多个子系统的第一子系统产生第一内部时钟,并输出同步信号给每个其它的子系统。同步信号具有规定第一内部时钟的已知时间点的标记。其它子系统通过使用压控振荡器的输出信号采样同步信号,以确定启动指示符,指示第一内部时钟的已知时间点。在检测到同步信号中的标记后,其它的子系统启动与第一内部时钟同步的第二内部时钟。

Description

利用一个压控振荡器同步多个子系统的方法和系统
                      发明领域
本发明总的涉及时钟同步，更具体地，涉及通过使用一个压控振荡器同步多个芯片或子系统的时钟同步。
                      发明背景
随着复杂数字系统和数字传输系统的运行频率提高，以同步方式运行整个数字系统面临重要的挑战。典型地，复杂数字系统包括各种芯片，每个芯片具有的电路涉及一个需要与其它子系统交换数据的子系统。在各个子系统之间的信息交换必须同步，以防止被交换的信息的丢失或紊乱。
例如，如果复杂的数字系统工作在异步传输模式(ATM)网络，则每个子系统可能负责从几个小单元中的一个小单元提取数字信号。数字信号可以代表话音、视频、或如何其它类型的同步信号。概略地，ATM是一种描述用于把同步信号打包成小单元的处理过程的标准，这样，话音、视频、数据、或其它信息可以在同一个网络上被发送。每个小单元具有固定的尺寸，它包括数据头和有效负载。同步信号信息被放置在小单元的有效负载中，小单元与来自其它源的小单元相交织。这些小单元然后被传送到目的地。在目的地处，各个小单元被提取出来重新构建原先的同步信号。
如上所述，典型地，一个子系统负责从被打包的小单元重新构建一个原先的同步信号。所以，每个子系统必须与其它的子系统相同步，以使得来自各个信号的数据并不由于子系统之间的时钟偏斜而造成恶化。随着内部运行频率增加几百MHz以上，各种子系统的参考时钟之间时钟抖动引起的问题甚至变成为更大。所以，随着对于更高的内部运行频率的希望的增长，子系统之间具有更高的同步度的同步方案变得越加重要。
一个现有技术的同步方案具有对于每个子系统的相位对准电路。图1是现有技术的相位对准电路10的功能性方框图。相位对准电路10包括鉴相器12、环路滤波器14、和压控振荡器(VCO)。环路滤波器14被连接到鉴相器12的输出信号V_VCO和被连接到VCO的控制输入端。鉴相器12具有两个输入：参考信号C_SYS和被直接或间接连接到VCO的输出信号。正如本领域技术人员将看到的，VCO可以产生是C_SYS信号的倍数的任何频率的输出信号C_VCO。例如，C_SYS信号可以是8MHz，VCO可以产生32MHz的信号C_VCO。较高频率的C_VCO信号然后被内部使用为子系统的时钟。如果C_VCO信号比参考信号C_SYS的频率高，则C_VCO信号被输入到分频器16，以便产生具有与参考信号C_SYS相同频率的信号C_SYS_INT。分频器16的输出然后被直接连接到鉴相器12，而不是使得信号C_VCO直接连接到VCO。对于本揭示内容的其余部分，信号C_SYS_INT将被用来作为鉴相器12的输入。
在运行时，鉴相器12比较参考信号C_SYS的相位和由VCO产生的信号C_SYS_INT的相位。由鉴相器12产生的差值电压信号V_VCO是在两个输入信号，C_SYS和C_SYS_INT之间的相位差的度量。差值电压信号V_VCO被环路滤波器14滤波，以产生控制电压，然后把它加到VCO上。控制电压加到VCO上，使得由VCO产生的输出信号C_VCO的频率向着减小在输入信号C_SYS_INT和参考信号C_SYS之间的相位差的方向改变。
图2是图1所示相位对准电路10中在三个不同的锁相状态：0°相位差；90°相位差；和180°相位差时，C_SYS_INT与C_SYS的相位对准或会聚的时序图。通常，本领域技术人员将看到，对于每个起始状态，当平均电压增加时，环路滤波器14产生控制电压，它使得VCO改变输出信号C_VCO的频率F_VCO，以减小鉴相器12的两个输入信号之间的相位差。一旦信号相位对准，则信号就处在图2所示的锁定状态之一。
典型地，如上所述，复杂数字系统可能具有几个需要与参考信号C_SYC相位对准的子系统。所以，在这个现有技术系统中，每个子系统具有专用VCO和相位对准电路10，来同步每个子系统中的C_SYS_INT信号。若每个子系统有一个VCO和相位检波机构，这需要大量的电路板空间，以及增加数字系统的成本。另外，由于运行在极接近之处的多个压控振荡器造成的干扰和噪声，数字系统中重新构建的同步信号的质量可能较低。
因此，在技术上存在有对于多芯片机构的同步方案的需要，它减小电路板空间和提供用于重新构建高质量信号的稳定的同步信号。
                      发明概要
本发明通过提供只利用一个压控振荡器的用于同步多个芯片或子系统的方法和系统，而克服了以上确定的限制。外部系统时钟被加到被称为主子系统的一个子系统上。主子系统包括压控振荡器(VCO)，它产生的VCO时钟信号具有的频率是外部系统时钟的倍数，以及是与其相位对准的。内部时钟信号在主子系统内产生，具有的频率等于外部系统时钟，并且是与VCO时钟信号相位对准的。主子系统产生同步信号，它标记了内部时钟信号的预定的边沿。
为了同步所有的子系统，VCO时钟信号这样地被提供给每个子系统，以使得它以相同的相位到达。另外，同步信号被提供给每个子系统，该子系统用VCO时钟信号的边沿采样同步信号，以确定主子系统的内部时钟信号的预定边沿何时出现。因为内部时钟信号具有的频率是VCO时钟信号的已知分数，子系统在重新对准它自己的内部时钟信号以前，延时一段预定数目的VCO时钟信号周期。结果，从属子系统的内部时钟信号与主子系统的内部时钟相同步。
因为第一内部时钟和第二内部时钟互相同步，所有的子系统在相同的时间时钟输入进入的数据。所以，本发明达到只采用一个压控振荡器实现多个子系统之间的同步运行。因之，比起现有技术的同步方案，本发明对于任何的数字系统减小了成本和电路板空间。
                      附图简述
当结合附图参照以下的详细说明将更容易看到和更好地理解本发明的上述的方面和许多附加优点，其中：
图1是现有技术相位对准电路的功能性方框图；
图2是在三个不同锁定状态时图1所示的相位对准电路的时序图；
图3是包括多个子系统和一个压控振荡器的数字系统的功能性方框图，该压控振荡器用来产生一个用于按照本发明同步子系统的同步脉冲；
图4是图3所示的数字系统的同步脉冲产生电路的功能性方框图；
图5是图4所示的用于同步子系统的主要信号的时序图；以及
图6是按照本发明构建的同步电路的示意图。
                优选实施例详细描述
图3是数字系统20的功能性方框图，该数字系统要求多个子系统22具有互相都同步的各自的内部时钟(未示出)，以使得数据(未示出)相同地按时钟输入到每个子系统22，以避免在从多路复用的信号中提取信号时数据紊乱。数字系统20包括多个子系统22和一个用来同步O-N子系统22的压控振荡器(VCO)。应当看到，在全文中相同的参考数字表示相同的单元。子系统22之一被表示为主装置24，它负责产生同步脉冲SYNCO。同步脉冲SYNCO的产生将在后面详细描述。主装置24被电耦合到一个产生具有频率F_VCO的输出信号C_VCO的VCO。通常，主装置24具有两个输入信号：参考信号C_SYS和由VCO产生的信号C_VCO。在把输出信号C_VCO相位对准信号C_SYS以后，主装置24产生同步脉冲SYNCO，它作为输入被提供给每个其它的子系统22。这些其它的子系统22因此被称为从属装置26。如图3所示，每个从属装置26具有三个输入信号：主装置24中产生的同步脉冲SYNCO；由VCO产生的信号C_VCO；和参考信号C_SYS。
在一个实施例中，图3所示的数字系统可以代表一个系统，其中每个子系统22负责处理与ATM网上的一个小单元有关的几个时隙中的一个时隙。然而，本发明可适用于任何同步数字系统，它提取通过使用各种数字技术，诸如使用用于把单个信道多路复用在T-1或T-3载波上的时分复用(TDM)或脉冲编码调制(PCM)信号技术而多路复用被的信号。这些系统中的任何系统需要同步方案来同步各个子系统，以使得数据不丢失或不被打乱。本发明通过使用主装置24中产生的同步脉冲SYNCO在从属装置26中产生与信号C_SYS_INTMASTER(未示出)同步的信号C_SYS_INTSLAVE(未示出)，而达到这个同步。现在将详细描述同步信号SYNCO的产生。
图4是图3所示的数字系统20的同步信号产生电路30的功能性方框图。同步信号产生电路30可以包括如图1所讨论的相位对准电路10，或技术上熟知的任何其它的相位对准电路。另外，同步信号产生电路30可以包括延时器32，它延迟信号C_SYS_INTMASTER以产生同步信号SYNCO。典型地，延时32是由于集成电路上互联部件电特性引起的偏斜而造成的。同步信号SYNCO具有一个以参考频率的倒数(即，1/F_SYS)的倍数为周期出现的脉冲。在一个实施例中，信号SYNCO具有的周期等于打包的数据流中的k个时隙(例如，小单元)的持续时间。k个时隙可以相应于k个同步的数据流。
图5是用于同步图3所示的子系统的主要信号的时序图。总的来说，本发明提供了只利用一个压控振荡器把信号C_SYS_INTMASTER与信号C_SYS_INTSLAVE同步的方法和系统。压控振荡器的输出信号C_VCO以相位对准的方式被输入到主装置和从属装置。在主装置中产生表示信号C_SYS_INTMASTER的延时半-周期的同步信号SYNCO，该同步信号以各个不同的延时被提供给每个从属装置，这些延时是由于在每个单独的子系统之间不同的传播延时造成的。通过使用相位对准信号C_VCO，每个从属装置在信号C_VCO的上升沿处采样同步信号，以便检测同步脉冲。因为从主装置中的C_SYS_INTMASTER的下降沿到从属装置中信号SYNCI的接收的总的延时小于一个C_VCO周期，从属装置内的电路根据C_SYS_INTMASTER和C_VCO之间的频率倍乘因子确定信号C_SYS_INTSLAVE的起始时间。在一定数目的C_VCO的周期以后，从属装置内的电路开始产生与C_SYS_INTMASTER同步的C_SYS_INTSLAVE。图5上显示了对于频率倍乘因子是2的一个实施例的这个时序的细节。
在图5上，垂直虚线表示感兴趣的特定时间，如下面所描述的。有三个定时信号组：参考信号C_SYS，用参考数字40表示；主装置中的信号组，用参考数字42表示；以及从属装置中的信号组，用参考数字44表示。如上所述，参考信号C_SYS是由外部系统接口提供的周期信号，它以相位对准的方式被提供给每个子系统。参考信号C_SYS可在两级采样电路的第一级中被使用来按时钟输入数据。第二级使用信号C_SYS_INT，这将在下面详细地描述。
首先，就相对于参考信号C_SYS描述用于产生同步信号SYNCO的主装置信号组。如前所述，主装置24根据输入的参考信号C_SYS和来自VCO的输入的C_VCO产生内部信号C_SYS_INT和同步信号SYNCO。如上所述，对于相应于图5所示的时序图的实施例的频率倍乘因子是4。因此，VCO输出四倍于C_SYS的频率的C_VCO。如上所解释的，相位对准电路10确保信号C_SYS_INT与信号C_SYS在相位和频率上是对准的。在所显示的时序图上，信号C_SYS_INT和信号C_SYS具有90°锁定相位对准。因此，被用来产生信号C_SYS_INT的信号C_VCO也是与信号C_SYS相位对准，但具有不同的频率。如前所述，C_VCO的频率F_VCO典型地是系统时钟频率F_SYS的倍数。在时序图上，在时间T1，信号C_VCO的上升沿60A启动能从C_VCO得出信号C_SYS_INTMASTER的计数器。本领域技术人员将看到，信号C_VCO的下降沿也可启动用于从C_VCO得出信号C_SYS_INTMASTER的计数器。
在时间T2，在响应于信号C_SYS_INTMASTER的下降沿62的第一延时D1以后，产生同步信号SYNCO。同步信号SYNCO保持为低电平，直到信号C_SYS_INTMASTER的上升沿66以后的第二延时D2为止。同步信号SYNCO的低的脉冲被称为同步脉冲64，它具有的持续时间等于C_SYS_INTMASTER的周期的一半。延时D1和D2是由于技术上熟知的电信号的行驱动器和其它固有特征。固定的保持时间D3允许适当的时间用于检测C_SYS_INTMASTER的上升沿66。在保持时间D3以后，同步信号SYNCO的状态是不确切的，直到预定时间消逝和主装置24中的电路使得能够产生另一个有效的同步脉冲64为止。预定的时间延长一段持续时间，等于倒数频率(1/F_SYS)的某个倍数。在一个实施例中，预定的时间延长一段在打包的数据流中的k个时隙(例如，小单元)的持续时间。K个时隙可以与将从打包的数据流中提取k个同步信号的N个子系统进行相关。
现在将描述用于把信号C_SYS_INTSLAVE信号与主装置24中的C_SYS_INTMASTER进行同步的从属装置信号组44。在时间T3，来自主装置24的同步信号SYNCO被输入到从属装置26之一，作为来自信号SYNCO的具有延时D4的信号SYNCI。本领域技术人员将看到，由于在主装置与相应的从属装置之间的传播延时，对于每个从属装置的延时D4可以是不同的。虽然每个从属装置可以在不同的时间接收同步信号SYNCO，但本发明提供同步方案，它对于每个从属装置产生的信号C_SYS_INTSLAVE是与主装置24中产生的信号C_SYS_INTMASTER在相位和频率上对准的。下面将详细描述相对于从属装置26的同步方案的一个实施例。
图5，结合图6，显示了本发明的同步方案的一个实施例。大体上，如图5所示，C_VCOMASTER和C_VCOSLAVE信号是在0°处频率和相位对准的。用于布置一个电路板以确保这两个信号在0°相位对准的方法在技术上是熟知的，将不作更详细的讨论。因为C_VCOMASTER和C_VCOSLAVE信号在相位上以0°对准的，以下的讨论把任一个信号称为C_VCO。
同步信号SYNCI在C_VCO的每个上升沿60A-O处被采样。如图所示，在C_VCO的上升沿60A的时间T1，同步信号SYNCI是高电平，以及在C_VCO的上升沿60B的时间T4处，同步信号SYNCI是低电平，相应于同步脉冲64。一旦采样结果表示同步信号SYNCI是低电平，则在检测SYNCI是低电平的C_VCO的同一个上升沿60B处，见时间T4，从属装置26内的电路就没有定出信号A。然后，从属电路根据上面讨论的频率倍乘因子再定出信号A。同步信号SYNCI是高电平，在所显示的实施例中，频率倍乘因子是2，所以在C_VCO的第二个上升沿60D处，如所示的时间T6，电路再定出信号A。信号A被延迟了信号C_VCO的一个周期，而产生信号B，见时间T5到T7，相应于C_VCO的上升沿60C和60E。根据信号A和B，从属电路产生代表倒相的脉冲的内部计数器对准信号CTR，它通知用于产生C_SYS_INTSLAVE的起始时间。在时间T5处，信号CTR的上升沿74确认信号C_SYS_INTSLAVE，然后通过使用频率倍乘因子把它作为周期信号时钟输入，以确定使用C_VCO的哪一个上升沿60。因此，如图5所示，C_SYS_INTMASTER和C_SYS_INTSLAVE在时间T5处是同步的。
图6是说明用于从属装置26的同步电路78的本发明的一个实施例的示意图。同步电路78的输入和输出相应于图3所示的从属装置26的输入和输出，同步电路78负责产生信号C_SYS_INTSLAVE，它与响应于从主装置24接收的同步信号SYNCO的C_SYS_INTMASTER是相位对准和频率对准的。
现在描述电路的运行，第一触发器80接收输入信号SYNCI和C_VCO。如上所述，信号SYNCI是来自主装置的延时的信号SYNCO。在信号C_VCO的上升沿处，触发器80采样SYNCI，并输出SYNCI的采样的状态作为信号A。在图5的时序图上，时间T1和T4是由触发器80执行的采样时间的例子。第二触发器82在信号C_VCO的上升沿处采样信号A，并输出信号B(在图5上被显示为时间T4)。所以，如上所述，信号B是延迟了一个C_VCO的周期的信号A。然后，信号A通过倒相器84被倒相，以及在与非(NAND)门86中与信号B相加。当倒相的信号A和信号B都是高电平时，与非门86在图5的时间T4到T5处输出低电平，相应于信号CTR。CTR的低电平设定计数器88，而输出正确的信号C_SYS_INTSLAVE，相应于图5所示的信号CTR的上升沿74。因为输入信号C_VCO已经与主装置中的C_VCO在频率和相位上对准的，计数器88产生与C_SYS_INTMASTER相同频率的输出信号C_SYS_INTSLAVE，这导致C_SYS_INTSLAVE是与C_SYS_INTMASTER同步的。因此，如图5所示，C_SYS_INTMASTER与C_SYS_INTSLAVE在时间T5处是同步的。
本领域技术人员将看到，本发明的同步方法和系统可适用于任何的具有多个子系统并要求这些子系统被同步的的数字系统。同步方法产生主装置中的同步信号，然后把它作为输入加到一个或多个从属装置。同步信号提供一种机制，从属装置通过它实现与主装置中内部产生的时钟的相同的和同时的相位对准。所以，本发明的同步方法允许使用一个压控振荡器达到多个子系统的同步，而不需要每个子系统一个VCO。
虽然已经显示和描述了本发明的优选实施例，但将会看到，其中可作出各种改变，而不背离本发明的精神和范围。

Claims (8)

1.用于产生多个子系统中的同步时钟的电路，该电路包括：
在多个子系统中的第一子系统中的相位对准电路，相位对准电路接收外部系统时钟，并产生具有外部系统时钟的倍数的频率、以及与其相位对准的的时钟信号，相位对准电路还产生与外部系统时钟相位对准的内部时钟，和产生标记内部时钟的预定边沿的同步信号；以及
在其它子系统中的同步电路，响应于同步脉冲和时钟信号，用来产生与第一子系统中的内部时钟同步的第二内部时钟。
2.权利要求1的电路，其特征在于，其中相位对准电路包括：
鉴相器，用于确定在外部系统时钟与内部时钟之间的电压差信号；
压控振荡器(VCO)，用于通过按照滤波的相位差信号改变振荡器的振荡频率而产生输出信号；以及
低通滤波器，被电耦合到鉴相器和VCO，低通滤波器接收电压差信号和产生滤波的相位差信号。
3.权利要求1的电路，其特征在于，其中同步电路以时钟信号采样同步信号，以及在检测用于第一子系统中的内部时钟的预定边沿的标记后，在重新对准第二内部时钟信号以前，等待预定的时钟信号周期，以便把第二时钟信号与第一子系统的内部时钟同步。
4.权利要求1的电路，其特征在于，其中在每个其它的子系统处接收的时钟信号与第一子系统处的时钟信号是相位对准的。
5.权利要求1的电路，其特征在于，其中预定数目的周期是与使得时钟信号是外部系统时钟的倍数的频率倍乘因子有关联的。
6.使用一个压控振荡器同步多个子系统的方法，该方法包括：
发送压控振荡器的相位与频率对准的输出信号给数字系统内的多个子系统；
在多个子系统中的第一子系统中产生第一内部时钟；
从第一子系统输出同步信号到数字系统中的每个其它的子系统，同步信号具有一个规定第一内部时钟的已知时间点的标记；
在其它的子系统处接收同步信号；
通过使用从第一子系统接收的压控振荡器的输出信号，采样同步信号以确定起始指示符，指示第一内部时钟的已知的时间点；以及
在检测同步信号中的标记后，启动与第一内部时钟同步的第二内部时钟。
7.权利要求6的方法，其特征在于，其中启动第二内部时钟包括在把第二内部时钟重新对准第一内部时钟之前，等待预定数目的输出信号周期。
8.权利要求7的方法，其特征在于，其中预定数目的周期是与使得时钟信号是外部系统时钟的倍数的频率倍乘因子有关联的。
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