JPWO2008029438A1 - データ再生回路 - Google Patents

Abstract

入力バースト光信号にジッタ成分が重畳した場合でも、入力データの立ち上がり位相に同期したゲート信号を出力する入力データ位相検出回路と、ゲート信号をトリガとして、Ｎ位相のクロックを瞬時発振するゲート付き多位相発振器と、クロックに同期した入力データのサンプリングデータを出力するデータ識別再生回路と、基準クロックである連続クロックを発生する連続クロック発生回路と、サンプリングデータを連続クロックに同期させて位相同期データとして出力する連続クロック同期回路と、入力データに対して最も位相余裕のある最適識別位相の位相同期データを選択して再生データとして出力する位相選択器とを設け、入力データから高速に最適識別位相で識別されたデータを再生し、基準クロックに同期したデータを出力することが可能となる。

Description

この発明は、入力データから、この入力データに位相同期したクロックを抽出して再生し、この再生したクロックを用いて入力データを識別再生するデータ再生回路に関するものである。

近年のインターネットの急激な普及により、加入者アクセス網における大幅なブロードバンド化が要求されている。このような広帯域アクセス網を収容するシステムとして、親局装置（ＯＬＴ：Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）と加入者装置（ＯＮＵ：Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ）が光ファイバで接続されたＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋｓ）システムが主流となっており、例えば非特許文献１などにシステム構成が国際標準化されている。

このＰＯＮシステムにおいては、各加入者装置（ＯＮＵ）からの光信号の収容方法として、時間的に多重されたＴＤＭ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式が適用されている。このため、一芯の光ファイバ伝送路を用いて複数の加入者装置（ＯＮＵ）を収容可能な共有システムを構築できるため、経済的に広帯域アクセス網を構築することが出来る。

この時間的に多重された信号は、光信号を間欠的に発光・停止したバースト光信号から構成されるため、受信装置である親局装置（ＯＬＴ）では入力バースト光信号に特有の技術課題が発生する。

親局装置（ＯＬＴ）に設けられる一般的な光受信器は、入力バースト光信号を識別可能な振幅を持つ電気信号（入力データ）に変換する光プリアンプと、入力データからクロック成分を抽出し、位相同期情報にもとづいたデータ再生を行うデータ再生（ＣＤＲ：Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路とから構成されている。このデータ再生回路におけるクロックを抽出する方式としては、連続電圧制御型発振器を用いたＰＬＬ（Ｐｈａｓｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路が通常用いられている。ＰＬＬ方式においては、周波数及び位相制御用の制御信号として、ほぼＤＣ成分に近い制御信号が適用される。これは発振器及びＰＬＬから発生するゆらぎ成分（ジッタ）を抑圧するためであり、このことに起因して、本質的にＰＬＬのような帰還制御型クロック抽出回路においては、高速な応答特性を得ることは困難である。

一方、前述のＰＯＮシステムにおけるバースト光信号は、伝送距離の異なる複数の加入者装置（ＯＮＵ）から出力される光信号から構成されているため、各バースト光信号毎の受信位相はさまざまに異なっており、かつ、その周波数も各加入者装置（ＯＮＵ）の出力する周波数に同期しているため相対的な周波数偏差を持っている。このため、親局装置（ＯＬＴ）におけるデータ再生回路では、各バースト光信号毎に高速に位相同期したクロック抽出、データ再生を行う機能が要求されるが、前述のように通常のＰＬＬ方式では、このような高速に周波数・位相が変動している光信号から安定的にクロック抽出を行うことは実現が困難である。

このようなバースト光信号から高速にクロックを抽出するデータ再生回路が提案されている（例えば、特許文献１参照）。この従来のデータ再生回路は、入力データの立ち上がり位相、もしくは立ち下がり位相に同期したゲーティング信号を受信データから生成する。特許文献１に示す実施例では、ゲーティング信号生成手段として、入力データの立ち上がり・立ち下がりエッジで出力論理を反転させるトグル型フリップフロップが適用されている。このゲーティング信号に瞬時同期して発振の出力・停止をおこなうゲート付き発振器を備えることで、入力データの立ち上がり位相、もしくは立ち下がり位相に同期したクロックが生成される。上記の実施例では、前述のゲーティング信号の正論理、及び負論理で発振の出力・停止を行う２台のゲート付き発振器出力をＯＲゲートにより合成することで、入力データに瞬時に位相同期したクロックを連続して生成することが可能となる。

従来のデータ再生回路は、各加入者装置（ＯＮＵ）から入力されたデータの持つ位相情報が不均一で、かつ、時間的に間欠したバースト光信号が入力された場合でも、高速のクロック抽出手段を提供していた。

特開２００５−４５５２５号公報 ＩＥＥＥ ８０２．３ａｈ Ｓｔａｎｄａｒｄ （２００４）

しかしながら、実際の入力データは、加入者装置（ＯＮＵ）に設けられた光送信器のゆらぎ、光ファイバ伝送路における波長分散、偏波分散などにより信号波形が歪んでおり、この波形歪みは親局装置（ＯＬＴ）に設けられた光受信器ではジッタ成分の重畳劣化として影響を与えるという問題点があった。

図８に、従来のデータ再生回路の入力データにジッタ成分が無い場合とジッタ成分が重畳した場合の動作を示す。図８（Ａ）及び（Ｂ）に示すように、一般的に抽出クロックに対する識別位相点は固定の遅延時間で設定されているため、抽出クロックの位相がジッタ成分により誤差を発生した場合に、従来のデータ再生回路において最適位相クロックで識別出来ないといった問題が発生し、最悪の場合には識別できなくなる。

この発明は、上述のような課題を解決するためになされたもので、その目的は、加入者装置（ＯＮＵ）からの時間的に間欠したバースト光信号において、その入力バースト光信号にジッタ成分が重畳した場合でも、入力データから高速に最適識別位相で識別されたデータを再生することができ、基準クロックに同期したデータを出力することができるデータ再生回路を得るものである。

この発明に係るデータ再生回路は、入力データに同期した信号をゲート信号として前記入力データから抽出して出力する入力データ位相検出回路と、前記入力データ位相検出回路から出力されたゲート信号に位相同期して、前記入力データのビット幅をＮ分割したＮ位相のクロックの発振するゲート付きＮ位相発振器と、前記ゲート付きＮ位相発振器から出力されたＮ位相のクロックを用いて前記入力データをそれぞれサンプリングし、このサンプリングしたデータを出力するＮ個のデータ識別再生回路と、基準クロックである連続クロックを発生する連続クロック発生回路と、前記Ｎ個のデータ識別再生回路から出力されたサンプリングデータを、前記連続クロック発生回路から出力された連続クロックにそれぞれ同期させて位相同期データとして出力するＮ個の連続クロック同期回路と、前記Ｎ個の連続クロック同期回路から出力された位相同期データから、前記入力データに対して最も位相余裕のある最適識別位相を持つ位相同期データを選択し、再生データとして出力する位相選択器とを設けたものである。

この発明に係るデータ再生回路は、加入者装置（ＯＮＵ）からの時間的に間欠したバースト光信号において、その入力バースト光信号にジッタ成分が重畳した場合でも、入力データから高速に最適識別位相で識別されたデータを再生することができ、基準クロックに同期したデータを出力することができるという効果を奏する。

この発明の実施例１に係るデータ再生回路の構成を示すブロック図である。 この発明の実施例１に係るデータ再生回路の入力データ位相検出回路、ゲート付き多位相発振器、及びデータ識別再生回路の動作を示すタイミングチャートである。 この発明の実施例１に係るデータ再生回路の連続クロック同期回路の動作を示す図である。 この発明の実施例１に係るデータ再生回路と従来のデータ再生回路における位相数Ｎに対する許容可能なジッタ量の関係を示す図である。 この発明の実施例２に係るデータ再生回路の構成を示すブロック図である。 この発明の実施例２に係るデータ再生回路において、バースト光信号が入力された瞬間の区間と、バースト光信号が一定値に落ち着いた区間の連続クロック同期回路における蓄積データの様子を示す図である。 この発明の実施例３に係るデータ再生回路の構成を示すブロック図である。 従来のデータ再生回路の入力データにジッタ成分が無い場合とジッタ成分が重畳した場合の動作を示す図である。

この発明は、ＰＯＮシステムに関するもので、このＰＯＮシステムは、親局装置（ＯＬＴ）と加入者装置（ＯＮＵ）が光ファイバで接続されている。親局装置（ＯＬＴ）には光受信器が設けられ、この光受信器は、光プリアンプと、データ再生回路とから構成されている。

この発明の実施例１〜実施例３は、データ再生回路に関するものである。特に、加入者装置（ＯＮＵ）からの時間的に間欠したバースト光信号において、その入力信号波形にジッタ成分が重畳している場合でも、クロックを高速に抽出し、かつ、受信データのリタイミングに最適な位相を持つクロックにより、受信データを再生して抽出するデータ再生回路に関するものである。

この発明の実施例１に係るデータ再生回路について図１から図４までを参照しながら説明する。図１は、この発明の実施例１に係るデータ再生回路の構成を示すブロック図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。

図１において、この実施例１に係るデータ再生回路は、入力データ位相検出回路１と、ゲート付き多位相発振器（Ｎ位相ＧＶＣＯ（Ｇａｔｅｄ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ））２と、Ｎ（１を除く自然数）個のデータ識別再生回路３と、連続クロック発生回路４と、Ｎ個の連続クロック同期回路５と、位相選択器６とが設けられている。

つぎに、この実施例１に係るデータ再生回路の動作について図面を参照しながら説明する。図２は、この発明の実施例１に係るデータ再生回路の入力データ位相検出回路、ゲート付き多位相発振器、及びデータ識別再生回路の動作を示すタイミングチャートである。言い換えると、この図２は、データ入力からデータ識別再生までの動作を示す。

なお、以下の回路動作の説明においては回路論理を説明するため、実回路で発生する回路遅延等のタイミングずれの影響は省略している。また、具体的な説明では位相数Ｎ＝４の場合について説明している。

入力データ位相検出回路１は、入力データ（ａ）に同期した信号をゲート信号（ｂ）として入力データ（ａ）から抽出して出力する。つまり、入力データ位相検出回路１は、前段の光プリアンプ（図示しない）から入力データ（ａ）を入力すると、図２に示すように、入力データ（ａ）の立ち上がり位相にのみ選択的に同期したゲート信号（ｂ）を生成する。（なお、入力データ位相検出回路１は、入力データ（ａ）の立ち下り位相にのみ選択的に同期したゲート信号（ｂ）を生成してもよい。）この入力データ位相検出回路１は、一般的な論理回路により構成することが可能である。また、説明を簡単にするため、ここで出力されたゲート信号（ｂ）のうち論理Ｌ（Ｌｏｗ）となる区間は、後述するクロックの半周期に対して短いものとしている。

次に、ゲート付き多位相発振器２は、入力データ位相検出回路１から出力されたゲート信号（ｂ）に位相同期して、入力データ（ａ）のビット幅ＢＷをＮ分割したＮ位相（Ｎ個の位相）のクロック（ｃ）を発振する。つまり、ゲート付き多位相発振器２は、図２に示すように、ゲート信号（ｂ）の立ち上がりをトリガとして、ゲート信号（ｂ）の論理Ｈ（Ｈｉｇｈ）の区間で発振する。この時、ゲート信号（ｂ）の論理Ｌの区間は、後述するクロックの半周期より短いため、ゲート付き多位相発振器２は、発振を停止せず、トリガ点で位相同期を取り直ししながら連続発振を行う。ゲート付き多位相発振器２は、具体例では４位相発振器のため、入力データ（ａ）のビット幅ＢＷを４（＝Ｎ）分割し、図２に示すように、入力データ（ａ）のビット幅ＢＷに対しＢＷ／４だけ相対的にずれた遅延時間で４位相（Ｎ＝０、１、２、３）のクロック（ｃ）を出力する。

次に、Ｎ個のデータ識別再生回路３は、ゲート付き多位相発振器２から出力されたＮ位相のクロック（ｃ）を用いて入力データ（ａ）をそれぞれサンプリングし、このサンプリングしたデータ（ｄ）を出力する。つまり、データ識別再生回路３は、図２に示すように、ゲート付き多位相発振器２のクロック（ｃ）をサンプリングクロックとして入力することで、各位相のクロック（ｃ）に同期した入力データ（ａ）のサンプリング結果であるサンプリングデータ（ｄ）をそれぞれ出力する。サンプリングは、各位相のクロック（ｃ）の立ち上がりエッジに同期して行われる。サンプリングデータ（ｄ）において、Ｎ＝２のクロック（ｃ）で識別されたデータは、入力データ（ａ）のエッジと、サンプリングエッジがほぼ同一の時間位置で重なるため、識別が出来ず、不定のデータが出力される。図２では、不定のデータとして論理Ｌの場合を示している。なお、両エッジの重なりに起因する不定の状態以外にも、入力データ（ａ）によってはサンプリングができない状態があり、この状態も含めて不定の状態と呼び、つまり、本明細書では正常にサンプリングができる状態以外を不定の状態と呼ぶ。

図３は、この発明の実施例１に係るデータ再生回路の連続クロック同期回路の動作を示す図である。言い換えると、この図３は、前述のサンプリングデータ（ｄ）が連続クロック同期回路５に入力され、位相同期データ（ｅ）として出力されるまでの動作を示す。

Ｎ個の連続クロック同期回路５は、データ識別再生回路３から出力されたサンプリングデータ（ｄ）を、連続クロック発生回路４から出力された連続クロックにそれぞれ同期させて位相同期データ（ｅ）として出力する。つまり、連続クロック同期回路５は、サンプリングデータ（ｄ）を入力すると、それぞれサンプリングデータ（ｄ）を順次蓄積する。なお、この連続クロック同期回路５は、例えば、順次記憶型蓄積装置から構成されており、一般的な先入れ先出し（ＦＩＦＯ：Ｆｉｒｓｔ−ｉｎ−Ｆｉｒｓｔ−ｏｕｔ）方式により簡易に実現可能である。

まず、連続クロック同期回路５の入力について説明する。サンプリングデータ（ｄ）は、前述のゲート付き多位相発振器２のクロック（ｃ）に同期したデータとして出力され、連続クロック同期回路５に蓄積される。ゲート付き多位相発振器２のクロック（ｃ）は、入力データ（ａ）の位相に瞬時に同期したクロックとして生成されるため、図３（Ａ）に示すように、入力データ（ａ）のゆらぎに依存したジッタ成分が重畳されたサンプリングデータ（ｄ）として入力される。

次に、連続クロック同期回路５の出力について説明する。連続クロック同期回路５は、図３（Ｂ）に示すように、蓄積されたサンプリングデータ（ｄ）を、連続クロック発生回路４から出力される連続クロックに同期させ位相同期データ（ｅ）として出力する。なお、連続クロック発生回路４は、光受信器全体の基準クロック発生源として使用しており、発生された連続クロックは、ジッタ成分等を持っておらず、位相が不変のクロックである。したがって、位相同期データ（ｅ）は、ジッタ成分が除去され、かつ、連続クロックつまり基準クロックに同期したデータとして出力される。

次に、位相選択器６の動作について説明する。位相選択器６は、連続クロック同期回路５から出力された位相同期データ（ｅ）から、入力データ（ａ）に対して最も位相余裕のある最適識別位相を持つ位相同期データ（ｅ）を選択し、再生データ（ｆ）として出力する。位相選択器６には、前述したように、ジッタ成分が除去され、かつ、連続クロック（基準クロック）に同期した位相同期データ（ｅ）が入力される。位相選択器６は、例えば、論理テーブル回路から構成され、位相同期データ（ｅ）が不定の位相から位相差が最大の位相の位相同期データ（ｅ）を選択するように設定されている。図２及び図３に示した例では、Ｎ＝２の位相における位相同期データ（ｅ）が不定（論理Ｌ）であり、Ｎ＝２の位相から位相差が最大のＮ＝０の位相の位相同期データ（ｅ）が選択され、再生データ（ｆ）として出力される。この論理テーブル回路は、一般的なゲート回路により実現可能であり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）、あるいはＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などにより簡易に提供可能である。

入力データ（ａ）に対する再生データ（ｆ）の選択方法は、任意に実現できる。不定の位相から位相差が最大の位相を選択する位相選択動作を、１サイクル（１回）だけで実行すると誤る恐れがある。そこで、位相選択器６は、位相選択動作を複数サイクル繰り返し、位相差が最大の位相のうち、位相差が最大の位相として選択される回数が一番多い位相の位相同期データ（ｅ）を選択する。つまり、位相選択器６は、連続クロック同期回路５から出力されたＮ位相の位相同期データ（ｅ）を所定の時間の間（例えば、１０サイクル）蓄積し、不定の位相から位相差が最大の位相を所定の時間の間、位相毎にカウントし、カウント数が最大の位相の位相同期データ（ｅ）を選択する。図２に示した例では、少なくとも９サイクル（ビット）の間、Ｎ＝２の位相が不定の状態であり、不定の位相（Ｎ＝２）から位相差が最大の位相（Ｎ＝０）を任意の時間の間（例えば、１０サイクル）、位相毎にカウントすると、カウント数が最大の位相は、カウント数が『９』となるＮ＝０の位相となり、Ｎ＝０の位相の位相同期データ（ｅ）が選択される。

ここで、この実施例１の効果について説明する。入力データ（ａ）のビット幅ＢＷを１とし、ジッタ成分ｄｊにより見かけ上のビット幅が１−ｄｊとなった場合、データ識別再生回路３における位相余裕をｄｐとすると、誤りのない再生データを得るためには、以下の式（１）を満足する必要がある。

例えば、位相余裕として２７０°とすると、ｄｐ＝２７０°／３６０°＝０．７５より、許容されるジッタ成分ｄｊは０．２５未満となる。

次に、実施例１に係るデータ再生回路の場合について説明する。この実施例１に係るデータ再生回路は、多位相のクロックを用いて入力データ（ａ）をサンプリングするため、ジッタ成分によりビット幅が狭くなった場合でも、ビット開口の間にサンプリングが可能な１位相分のクロックエッジが入力されれば良く、誤りのない再生データ（ｆ）を得る条件として、以下の式（２）に表すことができる。

なお、データ識別再生回路３の識別感度の最小値は、非常に小さいとして考慮していない。

図４は、上記の式（１）、式（２）を用いた位相数Ｎに対する許容可能なジッタ量ｄｊの関係を示す。図４に示すように、従来のデータ再生回路では、許容されるジッタ量が０．２５（ＵＩｐｐ）であるのに対して、この実施例１では、位相数Ｎ＝４の場合には０．７５（ＵＩｐｐ）のジッタ量まで許容可能であることが分かる。

この実施例１によれば、入力バースト光信号にジッタ成分が重畳した場合でも、入力データ（ａ）の立ち上がり若しくは立ち下がり位相に同期したゲート信号（ｂ）を出力する入力データ位相検出回路１と、ゲート信号（ｂ）をトリガとして、順次位相差を持つＮ位相のクロック（ｃ）を瞬時発振するゲート付き多位相発振器２と、クロック（ｃ）をサンプリングクロックとして、クロック（ｃ）に同期した入力データ（ａ）のサンプリングデータ（ｄ）を出力するデータ識別再生回路３と、基準クロックである連続クロックを発生する連続クロック発生回路４と、蓄積したサンプリングデータ（ｄ）を連続クロックに同期させて位相同期データ（ｅ）として出力する連続クロック同期回路５と、入力データ（ａ）に対して最も位相余裕のある最適識別位相の位相同期データ（ｅ）を選択して再生データ（ｆ）として出力する位相選択器６を設けることで、入力データ（ａ）から高速に最適識別位相で識別されたデータを再生し、基準クロックに同期したデータを出力することが可能となる。

この発明の実施例２に係るデータ再生回路について図５及び図６を参照しながら説明する。図５は、この発明の実施例２に係るデータ再生回路の構成を示すブロック図である。

図５において、この実施例２に係るデータ再生回路は、入力データ位相検出回路１と、ゲート付き多位相発振器（Ｎ位相ＧＶＣＯ）２と、Ｎ個のデータ識別再生回路３と、連続クロック発生回路４と、Ｎ個の連続クロック同期回路５と、位相選択器６と、入力パターン検出回路７とが設けられている。

つぎに、この実施例２に係るデータ再生回路の動作について図面を参照しながら説明する。

この実施例２は、上記の実施例１の変形例であり、入力データのサンプリング動作、連続クロック同期動作、及び位相選択動作については、上記の実施例１と同様の動作を行うため説明を省略する。ここでは、入力パターン検出回路７の入力パターン検出動作について説明する。

入力パターン検出回路７は、入力データ（ａ）が入力されると、任意の時間幅（ビット区間）における入力データパターンと、入力パターン検出回路７内に予め保持していた参照パターンとが一致した時のみ論理Ｈ信号を発生する。入力パターン検出回路７は、この論理Ｈ信号をリセット信号としてＮ個の連続クロック同期回路５にそれぞれ与える。この参照パターンは、入力データ（ａ）、つまり入力バースト光信号に予め含まれている固定ビットパターンと同じものである。

この連続クロック同期回路５は、リセット信号に従って蓄積動作が制御され、リセット信号が入力されると、その瞬間に、それまでの蓄積データを破棄、消去し、再びサンプリングデータ（ｄ）の蓄積を始める。なお、この連続クロック同期回路５は、例えば、リセット信号付き順次記憶型蓄積装置から構成されており、リセット信号が入力されると、先入れ先出し（ＦＩＦＯ）方式によりサンプリングデータ（ｄ）の蓄積を始める。

ここで、この実施例２の効果について説明する。図６は、バースト光信号が入力された瞬間の区間（α）と、バースト光信号が一定値に落ち着いた区間（β）の連続クロック同期回路５における蓄積データの様子を示す図である。一般的に、図６（Ａ）に示すように、バースト光信号が入力された直後は、通常、前段に使用される光プリアンプ（図示せず）等の応答特性により、歪んだデータが再生される。また、本実施例２では、入力データに依存したクロックの生成を行うため、歪んだクロックに同期したデータが入力されることになる。このため、図６（Ｂ）及び（Ｃ）に示すように、バースト光信号の入力直後の区間（α）での蓄積データは、バースト光信号が一定値となった区間（β）での蓄積データに対し、誤りを含む、誤動作信号を蓄積していることになる。この誤動作信号を無効とし、有効な正常データのみを蓄積するためには、入力データ（ａ）の任意の区間に予め設定した固定ビットパターンを挿入しておき、この固定ビットパターンと入力パターン検出回路７に予め保持しておいた参照パターンが一致したら、連続クロック同期回路５における順次蓄積動作を始めればよい。

この実施例２によれば、バースト光信号が入力され、その入力直後の区間（α）に誤りデータを含んでいた場合でも、入力データ位相検出回路１と、ゲート付き多位相発振器２と、データ識別再生回路３と、連続クロック発生回路４と、リセット信号が入力されるとサンプリングデータの順次蓄積動作を始める連続クロック同期回路５と、位相選択器６と、入力データの固定ビットパターンと参照パターンとが一致した時のみリセット信号を出力する入力パターン検出回路７とを設けることで、入力データから高速に最適識別位相で識別されたデータを再生し、基準クロックに同期したデータを出力することが可能となる。

この発明の実施例３に係るデータ再生回路について図７を参照しながら説明する。図７は、この発明の実施例３に係るデータ再生回路の構成を示すブロック図である。

図７において、この実施例３に係るデータ再生回路は、入力データ位相検出回路１と、ゲート付き多位相発振器（Ｎ位相ＧＶＣＯ）２と、Ｎ個のデータ識別再生回路３と、連続クロック発生回路４と、Ｎ個の連続クロック同期回路５と、位相選択器６と、周波数・位相同期回路８とが設けられている。

また、周波数・位相同期回路８は、ゲート付き発振器８１と、周波数・位相比較器８２とで構成されている。

つぎに、この実施例３に係るデータ再生回路の動作について図面を参照しながら説明する。

この実施例３は、上記の実施例１の変形例であり、入力データのサンプリング動作、連続クロック同期動作、及び位相選択動作については、上記の実施例１と同様の動作を行うため説明を省略する。ここでは、周波数・位相同期回路８の動作について説明する。

周波数・位相同期回路８を構成するゲート付き発振器８１は、ゲート付き多位相発振器２と同一の回路構成を持つとともに、ゲート付き多位相発振器２とほぼ同一の発振周波数を持つ。また、周波数・位相同期回路８を構成する周波数・位相比較器８２は、このゲート付き発振器９が出力するクロックの周波数・位相と、連続クロック発生回路４が発生する連続クロックの周波数・位相との誤差を検出し、誤差信号を周波数制御信号として出力する。

なお、ゲート付き多位相発振器２は、例えばリング型発振回路から構成され、このリング型発振回路は、周波数制御信号により遅延量が任意に制御される複数（Ｎ個）の遅延素子と、Ｎ個の遅延素子の出力とゲート信号（ｂ）の論理積を出力するゲーティング回路とを含み、ゲーティング回路のＮ個の出力が、それぞれ、相対的な位相差（遅延差）を有するＮ位相のクロック（ｃ）に相当する。また、ゲート付き発振器８１のゲート信号は論理固定されており、連続発振を行っている。

ゲート付き発振器８１は、周波数制御信号に応じて、周波数・位相比較器８２における誤差信号が最小となるように発振周波数を変更する。したがって、定常的な状態では、光受信器の基準クロックである連続クロック発生回路４の出力クロックと、ゲート付き発振器８１の出力クロックは、周波数・位相が同期状態となっており、その同期情報は周波数制御信号としてゲート付き多位相発振器２に伝達される。その結果、ゲート付き多位相発振器２の発振周波数も連続クロックに同期するように制御される。

ここで、この実施例３の効果について説明する。周波数・位相同期回路８が無い場合、ゲート付き多位相発振器２の発振周波数は自己の回路構成で決定される定数により独立して決定されている。このため、光受信器の基準クロックである連続クロック発生回路４の出力クロックに対して周波数偏差を持っており、この周波数偏差が大きい場合には、順次記憶型蓄積装置である連続クロック同期回路５において、入力データ速度と出力データ速度が一致せず、蓄積溢れなどの問題が発生する。また、回路定数の工夫により周波数偏差を抑圧した場合でも、周囲温度の変化等に対して安定した周波数を自己発振することは困難である。本実施例３が提供する周波数・位相同期回路８を適用することで、入力データに高速に位相同期し、かつ、連続クロック発生回路４の周波数に同期した安定的なゲート付き多位相発振器２を提供することが可能である。

この実施例３により、ゲート付き多位相発振器２が連続クロック発生回路４の連続クロックに対して周波数偏差を持っている場合でも、入力データ位相検出回路１と、周波数制御信号に応じて連続クロックに同期したクロックを発振するゲート付き多位相発振器２と、Ｎ位相データ識別再生回路３と、連続クロック発生回路４と、連続クロック同期回路５と、位相選択器６と、連続クロック発生回路４により発生された連続クロックの同期情報を周波数制御信号として出力する周波数・位相同期回路８とを設けることで、安定的な周波数発振クロックで入力データから高速に最適識別位相にて識別されたデータを再生し、基準クロックに同期したデータを出力することが可能となる。

Claims (11)

1. 入力データに同期した信号をゲート信号として前記入力データから抽出して出力する入力データ位相検出回路と、
   前記入力データ位相検出回路から出力されたゲート信号に位相同期して、前記入力データのビット幅をＮ分割したＮ位相のクロックの発振するゲート付きＮ位相発振器と、
   前記ゲート付きＮ位相発振器から出力されたＮ位相のクロックを用いて前記入力データをそれぞれサンプリングし、このサンプリングしたデータを出力するＮ個のデータ識別再生回路と、
   基準クロックである連続クロックを発生する連続クロック発生回路と、
   前記Ｎ個のデータ識別再生回路から出力されたサンプリングデータを、前記連続クロック発生回路から出力された連続クロックにそれぞれ同期させて位相同期データとして出力するＮ個の連続クロック同期回路と、
   前記Ｎ個の連続クロック同期回路から出力された位相同期データから、前記入力データに対して最も位相余裕のある最適識別位相を持つ位相同期データを選択し、再生データとして出力する位相選択器と
   を備えたデータ再生回路。
2. 前記入力データに含まれる固定ビットパターンと、予め保持している参照パターンとが一致したらリセット信号を出力する入力パターン検出回路をさらに備え、
   前記Ｎ個の連続クロック同期回路は、前記リセット信号を入力すると前記サンプリングデータの順次蓄積動作をそれぞれ始める
   請求項１記載のデータ再生回路。
3. 前記連続クロック発生回路により発生された連続クロックの同期情報を周波数制御信号として出力する周波数・位相同期回路をさらに備え、
   前記ゲート付きＮ位相発振器は、前記周波数制御信号に応じて前記連続クロックに同期したクロックを発振する
   請求項１記載のデータ再生回路。
4. 前記入力データ位相検出回路は、前記入力データの立ち上がり位相若しくは立ち下り位相に同期したゲート信号を生成し、
   前記ゲート信号のうち論理Ｌとなる区間は、前記ゲート付きＮ位相発振器により発振されたクロックの半周期に対して短い
   請求項１、２又は３記載のデータ再生回路。
5. 前記ゲート付き多位相発振器は、前記ゲート信号の立ち上がりをトリガとして、前記ゲート信号の論理Ｈの区間で、前記入力データのビット幅／Ｎだけ相対的にずれた遅延時間でＮ位相のクロックを発振する
   請求項１又は２記載のデータ再生回路。
6. 前記Ｎ個のデータ識別再生回路は、前記クロックをサンプリングクロックとして入力し、前記クロックの立ち上がりエッジに同期した前記入力データのサンプリング結果であるサンプリングデータをそれぞれ出力する
   請求項１、２又は３記載のデータ再生回路。
7. 前記Ｎ個の連続クロック同期回路は、それぞれ順次記憶型蓄積装置から構成されており、先入れ先出し方式で前記サンプリングデータを蓄積し、前記連続クロックに同期させて位相同期データとしてそれぞれ出力する
   請求項１又は３記載のデータ再生回路。
8. 前記位相選択器は、前記位相同期データについて、不定の位相から位相差が最大の位相を選択する位相選択動作を複数サイクル繰り返し、位相差が最大の位相のうち、位相差が最大の位相として選択される回数が一番多い位相に対応する位相同期データを選択し、再生データとして出力する
   請求項１、２又は３記載のデータ再生回路。
9. 前記前記Ｎ個の連続クロック同期回路は、それぞれリセット信号付き順次記憶型蓄積装置から構成されており、前記リセット信号が入力されると、先入れ先出し方式で前記サンプリングデータの蓄積を始め、前記連続クロックに同期させて位相同期データとしてそれぞれ出力する
   請求項２記載のデータ再生回路。
10. 前記周波数・位相同期回路は、
    前記ゲート付きＮ位相発振器と同一の回路構成を持ち、前記ゲート付き多位相発振器とほぼ同一の発振周波数を持つゲート付き発振器と、
    前記ゲート付き発振器から出力されたクロックの周波数・位相と、前記連続クロック発生回路から出力された連続クロックの周波数・位相との誤差を検出し、誤差信号を周波数制御信号として出力する周波数・位相比較器とを有する
    請求項３記載のデータ再生回路。
11. 前記ゲート付き多位相発振器は、リング型発振回路から構成され、
    前記周波数制御信号により遅延量が任意に制御されるＮ個の遅延素子と、
    前記Ｎ個の遅延素子の出力及び前記ゲート信号の論理積を出力するゲーティング回路とを含み、
    前記ゲーティング回路のＮ個の出力が、それぞれ、相対的な位相差を有するＮ位相のクロックに相当する
    請求項１０記載のデータ再生回路。
    

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