JPH04320125A - Ｔｄｍａ送受信同期回路及びｔｄｍａ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＤＭＡ（Ｔｉｍｅ　
Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　
、時分割多元接続）方式を用いた通信システムにおいて
、基地局からの送信基準タイミングと自局の送受信タイ
ミングを一致させるためのＴＤＭＡ送受信同期回路に関
し、さらに、時間的にゆらぎのあるバ−ストクロックか
らゆらぎのないシステムクロックに受信信号を読み替え
るエラスティックバッフアを有するＴＤＭＡ装置に関す
る。

【０００２】

【従来の技術】一般に、ＴＤＭＡ方式を用いた通信シス
テムにおける送受信同期回路は、基地局より送信される
基準信号をもとに受信タイミングを確立し、その受信タ
イミングから自局の送信タイミングを確立する。

【０００３】ＴＤＭＡ信号のフレ−ム構成を図４に、ま
た従来のＴＤＭＡ装置の例を図５にそれぞれ示す。図４
のフレ−ム構成は１フレ−ム３チャネル多重ＴＤＭＡの
場合であり、１チャネルの各デ−タ（ＤＡＴＡ）間には
同期語（ＳＷ、Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　Ｗｏ
ｒｄ）が挿入される。

【０００４】図５において、１０はＴＤＭＡ送受信同期
回路であり、１１は受信バ−スト信号から同期語ＳＷを
検出するＳＷ検出器である。ＳＷ検出器１１で同期語Ｓ
Ｗが検出されると、同期語検出信号ＳＷＤが送受信同期
回路１０内の受信タイミングカウンタ１２に送出される
。この受信タイミングカウンタ１２では、基地局からの
バ−スト信号より抽出した受信バ−ストクロックと自局
の受信クロックとの位相差を同期語検出信号ＳＷＤ毎に
検出する。この位相差に対応する信号がＡＦＣ（Ａｕｔ
ｏｍａｔｉｃＦｒｅｑｕｅｎｃｙ　Ｃｏｎｔｒｏｌ　、
自動周波数制御）信号としてシステムクロック発振器１
３に印加される。システムクロック発振器１３ではこの
ＡＦＣ信号に基づいてシステムクロックの発振周波数を
調整し、そのシステムクロックが送信タイミングカウン
タ１４に印加されることにより送受信の同期が確立され
る。

【０００５】

【発明が解決しようとする課題】このような従来技術に
よると、システムクロックにＡＦＣがかけられるため、
システムクロック発振器自体の周波数精度が悪くなる。 また、周波数精度を良くしようとすると、回路が複雑と
なり回路規模が増大してしまう。

【０００６】従って本発明は、簡単な構成で送受信同期
を正確に確立することのできるＴＤＭＡ送受信同期回路
を提供するものである。

【０００７】本発明はさらに、正確な送受信同期がとれ
たゆらぎのないクロックで読み替えが行えるエラスティ
ックバッフアを有するＴＤＭＡ装置を提供するものであ
る。

【０００８】

【課題を解決するための手段】本発明によれば、バ−ス
ト受信信号から検出された同期語検出信号をこの受信信
号のｎ倍の周波数を有するシステムクロックに同期させ
るリタイミング回路と、リタイミングされた同期語検出
信号によってクリアされかつシステムクロックを１／ｎ
分周する分周器とを備えており、この分周器の出力を自
局の送受信タイミング信号として用いるようにしたＴＤ
ＭＡ送受信同期回路が提供される。

【０００９】さらに、上述のようなＴＤＭＡ送受信同期
回路と、バ−スト受信信号が書き込まれる入出力非同期
メモリとを備えており、分周器の出力を入出力非同期メ
モリの読み出しクロックとして用いるＴＤＭＡ装置が提
供される。

【００１０】

【作用】システムクロック（バ−ストクロックのｎ倍の
周波数を有する）が分周器にて１／ｎ分周されて１／ｎ
分周出力が得られる。この分周器に対するクリア信号と
しては、システムクロックにてリタイミングされた同期
語検出信号が用られ、ＴＤＭＡの同期語ごとに同期がと
り直される。これにより、簡単な構成で送受信同期を正
確に確立することができる。さらに、この分周器の出力
を入出力非同期メモリの読み出しクロックとすることに
より、この入出力非同期メモリにエラスティックバッフ
ァ（クロック読み替え）の機能を持たせることができる
。

【００１１】

【実施例】図２は本発明の一実施例であるＴＤＭＡ装置
の構成を示すブロック図である。

【００１２】同図において、２０は圧縮バッファであり
、地上網、端末等からの信号は図示しない地上網インタ
フェ−スを介してこの圧縮バッファ２０に書き込まれる
。圧縮バッファ２０からの信号は合成器２１に印加され
制御信号と合成される。次いでチャネルコ−ダ２２に印
加されてスクランブル、誤り訂正符号化された後、合成
器２３において同期語ＳＷ等のプリアンブルと合成され
て送信バ−スト信号となり、図示しない変調器へ送られ
る。圧縮バッファ２０、合成器２１、及びチャネルコ−
ダ２２へは送受信同期回路２４から送信タイミング信号
が印加されて送信同期がとられる。

【００１３】図示しない復調器によって復調された受信
バ−スト信号は、同期語ＳＷを検出するＳＷ検出器２５
及び入出力非同期メモリの一例であるＤＰＲＡＭ（デュ
アルポ−トランダムアクセスメモリ）２６へ印加される
。ＳＷ検出器２５において同期語ＳＷが検出されると、
同期語検出信号ＳＷＤが出力されて送受信同期回路２４
へ送られる。受信バ−スト信号に同期したバ−ストクロ
ックは、送受信同期回路２４及びＤＰＲＡＭ２６に印加
される。受信バ−スト信号はこのバ−ストクロックを書
き込みクロックとしてＤＰＲＡＭ２６に書き込まれ、送
受信同期回路２４から与えられる読み出しクロックによ
りＤＰＲＡＭ２６から読み出される。ＤＰＲＡＭ２６か
ら読み出された信号は、チャネルデコ−ダ２７に印加さ
れてディスクランブル、誤り訂正復号化された後、分配
器２８において通信信号と制御信号とに分離される。分
離された通信信号は伸張バッファ２９に印加されて伸張
され、地上網、端末へ連続信号として伝送される。チャ
ネルデコ−ダ２７、分配器２８、及び伸張バッファ２９
へは送受信同期回路２４から受信タイミング信号が印加
されて受信同期がとられる。

【００１４】図１は図２の送受信同期回路２４及びＤＰ
ＲＡＭ２６の部分を示すブロック図であり、図３はその
動作波形を示すタイムチャ−トである。

【００１５】ＤＰＲＡＭ２６のデ−タ入力端子（ＤＡＴ
ＡＩＮ）には受信バ−スト信号Ｓ１が供給されるように
構成されており、書き込みクロック端子（ＷＲＩＴＥＣ
ＬＫ）にはこの受信バ−スト信号Ｓ１に同期したバ−ス
トクロックＳ２が入力されるように構成されている。

【００１６】送受信同期回路２４は、伝送速度のｎ倍の
速度を有する、即ちバ−ストクロックのｎ倍の周波数を
有するシステムクロックＳ４を発生するクロック発生器
３０と、リタイミング回路３１と、１／ｎ分周する分周
器３２と、受信タイミングカウンタ３３と、送信タイミ
ングカウンタ３４とを備えている。

【００１７】リタイミング回路３１は、同期語検出信号
（ＳＷＤ）Ｓ３をクロック発生器３０からのシステムク
ロック（バ−ストクロックのｎ倍の周波数を有する）Ｓ
４によってリタイミングしてリタイミング信号Ｓ５を出
力する。

【００１８】分周器３２は、システムクロックＳ４を１
／ｎ分周して伝送速度に等しい速度を有するクロックＳ
６を出力するように構成されている。さらにこの分周器
３２は、リタイミング信号Ｓ５によってクリアされるよ
うに構成されている。この１／ｎ分周されたクロック送
信は、タイミングカウンタ３４、受信タイミングカウン
タ３３、及びＤＰＲＡＭ２６へ印加されるように構成さ
れており、これにより送受信のタイミングがとられる。

【００１９】以下、本実施例の動作を説明する。受信バ
−スト信号Ｓ１はこれに同期した受信バ−ストクロック
Ｓ２を書き込みクロックとして、ＤＰＲＡＭ２６へ書き
込まれる。それと並行して、受信バ−スト信号Ｓ１から
検出された同期語検出信号（ＳＷＤ）Ｓ３がリタイミン
グ回路３１へ印加される。リタイミング回路３１は、ク
ロック発生器３０から与えられバ−ストクロックＳ２の
ｎ倍の周波数を有するシステムクロックＳ４によってこ
の同期語検出信号Ｓ３をリタイミングし、リタイミング
した信号Ｓ５を出力する。

【００２０】システムクロックＳ４は分周器３２にも入
力される。分周器３２はリタイミングされた信号Ｓ５に
よってクリアされ、かつシステムクロックＳ４を１／ｎ
分周して、バ−ストクロックＳ２に等しい速度の送信シ
ステムクロックＳ６を出力する。この送信システムクロ
ックＳ６は送信タイミング信号として、受信タイミング
信号として、さらにＤＰＲＡＭ２６の読み出しクロック
として用いられる。

【００２１】上述したバ−ストクロックＳ２と送信シス
テムクロックＳ６とは、基準局と従属局の発振器の精度
が異なるために完全に一致することはあり得ない。そこ
で本実施例においては、バ−ストクロックのｎ倍の周波
数を有するシステムクロックＳ４でリタイミングされた
信号Ｓ５を分周器３２のクリア端子に印加し、同期語（
ＴＤＭＡ１フレ−ム）毎にバ−ストクロックＳ２と送信
システムクロックＳ６との周波数誤差を補正している。 このように、受信バ−ストクロックＳ２から自局の送信
システムクロックＳ６の同期を確立できるため、受信タ
イミングを基に正確な送信タイミングを確立することが
できる。

【００２２】また、受信バ−ストクロックＳ２と送信シ
ステムクロックＳ６の周波数誤差を補正する補正量につ
いては、システムクロックＳ４の１クロック単位で補正
が行なわれるため、さらに高精度な合わせ込みを必要と
する場合は、システムクロックＳ４の発振周波数を受信
バ−ストクロックＳ２のｍ倍（ただし、ｍ＞ｎ）とする
ことにより、簡単に行なうことができる。

【００２３】さらに、送信システムクロックＳ６をＤＰ
ＲＡＭ２６の読み出しクロックとして用いているので、
ＤＰＲＡＭにエラスティックバッファ（クロック読み替
え）の機能を持たせることができる。

【００２４】なお、入出力非同期メモリとしては、ＤＰ
ＲＡＭの他にＦＩＦＯ（ファ−ストイン・ファ−ストア
ウト）メモリを用いてもよい。

【００２５】

【発明の効果】以上詳細に説明したように本発明によれ
ば、本来非同期である受信バ−ストクロックと自局内の
送信システムクロックとの同期をとるのに、受信バ−ス
トクロックのｎ倍の周波数を持つシステムクロックを用
い、このシステムクロックでリタイミングされた同期語
検出信号毎に、受信バ−ストクロックと自局の送信シス
テムクロックとの誤差を補正するようにしているので、
両者の同期が簡単かつ正確に確立できるだけでなく、受
信バ−ストクロックから正確な送信タイミングを得るこ
とができる。また、同期が確立した自局の送受信クロッ
クをＤＰＲＡＭの読み出しクロックに用いているので、
ＤＰＲＡＭをエラスティックバッファ（クロック読み替
え）として用いることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例における送受信同期回路を示
すブロック図である。

【図２】図１の実施例におけるＴＤＭＡ装置を示すブロ
ック図である。

【図３】図１の送受信同期回路の動作を説明するための
タイムチャ−トである。

【図４】ＴＤＭＡ通信で用いられるフレ−ム構成図であ
る。

【図５】ＴＤＭＡ装置の従来例を示すブロック図である
。

【符号の説明】

２４　　送受信同期回路 ２６　　ＤＰＲＡＭ ３０　　クロック発生器 ３１　　リタイミング回路 ３２　　分周器 ３３　　受信タイミングカウンタ ３４　　送信タイミングカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　バ−スト受信信号から検出された同期
   語検出信号を該受信信号のｎ倍の周波数を有するシステ
   ムクロックに同期させるリタイミング回路と、リタイミ
   ングされた同期語検出信号によってクリアされかつ前記
   システムクロックを１／ｎ分周する分周器とを備えてお
   り、該分周器の出力を自局の送受信タイミング信号とし
   て用いることを特徴とするＴＤＭＡ送受信同期回路。
2. 【請求項２】　　請求項１に記載のＴＤＭＡ送受信同期
   回路と、前記バ−スト受信信号が書き込まれる入出力非
   同期メモリとを備えており、前記分周器の出力を該入出
   力非同期メモリの読み出しクロックとして用いることを
   特徴とするＴＤＭＡ装置。