JPH04320125A - Tdma送受信同期回路及びtdma装置 - Google Patents
Tdma送受信同期回路及びtdma装置Info
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- JPH04320125A JPH04320125A JP3088700A JP8870091A JPH04320125A JP H04320125 A JPH04320125 A JP H04320125A JP 3088700 A JP3088700 A JP 3088700A JP 8870091 A JP8870091 A JP 8870091A JP H04320125 A JPH04320125 A JP H04320125A
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- JP
- Japan
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- tdma
- clock
- signal
- frequency
- transmission
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- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000005540 biological transmission Effects 0.000 claims description 46
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000006837 decompression Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、TDMA(Time
Division Multiple Access
、時分割多元接続)方式を用いた通信システムにおいて
、基地局からの送信基準タイミングと自局の送受信タイ
ミングを一致させるためのTDMA送受信同期回路に関
し、さらに、時間的にゆらぎのあるバ−ストクロックか
らゆらぎのないシステムクロックに受信信号を読み替え
るエラスティックバッフアを有するTDMA装置に関す
る。
Division Multiple Access
、時分割多元接続)方式を用いた通信システムにおいて
、基地局からの送信基準タイミングと自局の送受信タイ
ミングを一致させるためのTDMA送受信同期回路に関
し、さらに、時間的にゆらぎのあるバ−ストクロックか
らゆらぎのないシステムクロックに受信信号を読み替え
るエラスティックバッフアを有するTDMA装置に関す
る。
【0002】
【従来の技術】一般に、TDMA方式を用いた通信シス
テムにおける送受信同期回路は、基地局より送信される
基準信号をもとに受信タイミングを確立し、その受信タ
イミングから自局の送信タイミングを確立する。
テムにおける送受信同期回路は、基地局より送信される
基準信号をもとに受信タイミングを確立し、その受信タ
イミングから自局の送信タイミングを確立する。
【0003】TDMA信号のフレ−ム構成を図4に、ま
た従来のTDMA装置の例を図5にそれぞれ示す。図4
のフレ−ム構成は1フレ−ム3チャネル多重TDMAの
場合であり、1チャネルの各デ−タ(DATA)間には
同期語(SW、Synchronization Wo
rd)が挿入される。
た従来のTDMA装置の例を図5にそれぞれ示す。図4
のフレ−ム構成は1フレ−ム3チャネル多重TDMAの
場合であり、1チャネルの各デ−タ(DATA)間には
同期語(SW、Synchronization Wo
rd)が挿入される。
【0004】図5において、10はTDMA送受信同期
回路であり、11は受信バ−スト信号から同期語SWを
検出するSW検出器である。SW検出器11で同期語S
Wが検出されると、同期語検出信号SWDが送受信同期
回路10内の受信タイミングカウンタ12に送出される
。この受信タイミングカウンタ12では、基地局からの
バ−スト信号より抽出した受信バ−ストクロックと自局
の受信クロックとの位相差を同期語検出信号SWD毎に
検出する。この位相差に対応する信号がAFC(Aut
omaticFrequency Control 、
自動周波数制御)信号としてシステムクロック発振器1
3に印加される。システムクロック発振器13ではこの
AFC信号に基づいてシステムクロックの発振周波数を
調整し、そのシステムクロックが送信タイミングカウン
タ14に印加されることにより送受信の同期が確立され
る。
回路であり、11は受信バ−スト信号から同期語SWを
検出するSW検出器である。SW検出器11で同期語S
Wが検出されると、同期語検出信号SWDが送受信同期
回路10内の受信タイミングカウンタ12に送出される
。この受信タイミングカウンタ12では、基地局からの
バ−スト信号より抽出した受信バ−ストクロックと自局
の受信クロックとの位相差を同期語検出信号SWD毎に
検出する。この位相差に対応する信号がAFC(Aut
omaticFrequency Control 、
自動周波数制御)信号としてシステムクロック発振器1
3に印加される。システムクロック発振器13ではこの
AFC信号に基づいてシステムクロックの発振周波数を
調整し、そのシステムクロックが送信タイミングカウン
タ14に印加されることにより送受信の同期が確立され
る。
【0005】
【発明が解決しようとする課題】このような従来技術に
よると、システムクロックにAFCがかけられるため、
システムクロック発振器自体の周波数精度が悪くなる。 また、周波数精度を良くしようとすると、回路が複雑と
なり回路規模が増大してしまう。
よると、システムクロックにAFCがかけられるため、
システムクロック発振器自体の周波数精度が悪くなる。 また、周波数精度を良くしようとすると、回路が複雑と
なり回路規模が増大してしまう。
【0006】従って本発明は、簡単な構成で送受信同期
を正確に確立することのできるTDMA送受信同期回路
を提供するものである。
を正確に確立することのできるTDMA送受信同期回路
を提供するものである。
【0007】本発明はさらに、正確な送受信同期がとれ
たゆらぎのないクロックで読み替えが行えるエラスティ
ックバッフアを有するTDMA装置を提供するものであ
る。
たゆらぎのないクロックで読み替えが行えるエラスティ
ックバッフアを有するTDMA装置を提供するものであ
る。
【0008】
【課題を解決するための手段】本発明によれば、バ−ス
ト受信信号から検出された同期語検出信号をこの受信信
号のn倍の周波数を有するシステムクロックに同期させ
るリタイミング回路と、リタイミングされた同期語検出
信号によってクリアされかつシステムクロックを1/n
分周する分周器とを備えており、この分周器の出力を自
局の送受信タイミング信号として用いるようにしたTD
MA送受信同期回路が提供される。
ト受信信号から検出された同期語検出信号をこの受信信
号のn倍の周波数を有するシステムクロックに同期させ
るリタイミング回路と、リタイミングされた同期語検出
信号によってクリアされかつシステムクロックを1/n
分周する分周器とを備えており、この分周器の出力を自
局の送受信タイミング信号として用いるようにしたTD
MA送受信同期回路が提供される。
【0009】さらに、上述のようなTDMA送受信同期
回路と、バ−スト受信信号が書き込まれる入出力非同期
メモリとを備えており、分周器の出力を入出力非同期メ
モリの読み出しクロックとして用いるTDMA装置が提
供される。
回路と、バ−スト受信信号が書き込まれる入出力非同期
メモリとを備えており、分周器の出力を入出力非同期メ
モリの読み出しクロックとして用いるTDMA装置が提
供される。
【0010】
【作用】システムクロック(バ−ストクロックのn倍の
周波数を有する)が分周器にて1/n分周されて1/n
分周出力が得られる。この分周器に対するクリア信号と
しては、システムクロックにてリタイミングされた同期
語検出信号が用られ、TDMAの同期語ごとに同期がと
り直される。これにより、簡単な構成で送受信同期を正
確に確立することができる。さらに、この分周器の出力
を入出力非同期メモリの読み出しクロックとすることに
より、この入出力非同期メモリにエラスティックバッフ
ァ(クロック読み替え)の機能を持たせることができる
。
周波数を有する)が分周器にて1/n分周されて1/n
分周出力が得られる。この分周器に対するクリア信号と
しては、システムクロックにてリタイミングされた同期
語検出信号が用られ、TDMAの同期語ごとに同期がと
り直される。これにより、簡単な構成で送受信同期を正
確に確立することができる。さらに、この分周器の出力
を入出力非同期メモリの読み出しクロックとすることに
より、この入出力非同期メモリにエラスティックバッフ
ァ(クロック読み替え)の機能を持たせることができる
。
【0011】
【実施例】図2は本発明の一実施例であるTDMA装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【0012】同図において、20は圧縮バッファであり
、地上網、端末等からの信号は図示しない地上網インタ
フェ−スを介してこの圧縮バッファ20に書き込まれる
。圧縮バッファ20からの信号は合成器21に印加され
制御信号と合成される。次いでチャネルコ−ダ22に印
加されてスクランブル、誤り訂正符号化された後、合成
器23において同期語SW等のプリアンブルと合成され
て送信バ−スト信号となり、図示しない変調器へ送られ
る。圧縮バッファ20、合成器21、及びチャネルコ−
ダ22へは送受信同期回路24から送信タイミング信号
が印加されて送信同期がとられる。
、地上網、端末等からの信号は図示しない地上網インタ
フェ−スを介してこの圧縮バッファ20に書き込まれる
。圧縮バッファ20からの信号は合成器21に印加され
制御信号と合成される。次いでチャネルコ−ダ22に印
加されてスクランブル、誤り訂正符号化された後、合成
器23において同期語SW等のプリアンブルと合成され
て送信バ−スト信号となり、図示しない変調器へ送られ
る。圧縮バッファ20、合成器21、及びチャネルコ−
ダ22へは送受信同期回路24から送信タイミング信号
が印加されて送信同期がとられる。
【0013】図示しない復調器によって復調された受信
バ−スト信号は、同期語SWを検出するSW検出器25
及び入出力非同期メモリの一例であるDPRAM(デュ
アルポ−トランダムアクセスメモリ)26へ印加される
。SW検出器25において同期語SWが検出されると、
同期語検出信号SWDが出力されて送受信同期回路24
へ送られる。受信バ−スト信号に同期したバ−ストクロ
ックは、送受信同期回路24及びDPRAM26に印加
される。受信バ−スト信号はこのバ−ストクロックを書
き込みクロックとしてDPRAM26に書き込まれ、送
受信同期回路24から与えられる読み出しクロックによ
りDPRAM26から読み出される。DPRAM26か
ら読み出された信号は、チャネルデコ−ダ27に印加さ
れてディスクランブル、誤り訂正復号化された後、分配
器28において通信信号と制御信号とに分離される。分
離された通信信号は伸張バッファ29に印加されて伸張
され、地上網、端末へ連続信号として伝送される。チャ
ネルデコ−ダ27、分配器28、及び伸張バッファ29
へは送受信同期回路24から受信タイミング信号が印加
されて受信同期がとられる。
バ−スト信号は、同期語SWを検出するSW検出器25
及び入出力非同期メモリの一例であるDPRAM(デュ
アルポ−トランダムアクセスメモリ)26へ印加される
。SW検出器25において同期語SWが検出されると、
同期語検出信号SWDが出力されて送受信同期回路24
へ送られる。受信バ−スト信号に同期したバ−ストクロ
ックは、送受信同期回路24及びDPRAM26に印加
される。受信バ−スト信号はこのバ−ストクロックを書
き込みクロックとしてDPRAM26に書き込まれ、送
受信同期回路24から与えられる読み出しクロックによ
りDPRAM26から読み出される。DPRAM26か
ら読み出された信号は、チャネルデコ−ダ27に印加さ
れてディスクランブル、誤り訂正復号化された後、分配
器28において通信信号と制御信号とに分離される。分
離された通信信号は伸張バッファ29に印加されて伸張
され、地上網、端末へ連続信号として伝送される。チャ
ネルデコ−ダ27、分配器28、及び伸張バッファ29
へは送受信同期回路24から受信タイミング信号が印加
されて受信同期がとられる。
【0014】図1は図2の送受信同期回路24及びDP
RAM26の部分を示すブロック図であり、図3はその
動作波形を示すタイムチャ−トである。
RAM26の部分を示すブロック図であり、図3はその
動作波形を示すタイムチャ−トである。
【0015】DPRAM26のデ−タ入力端子(DAT
AIN)には受信バ−スト信号S1が供給されるように
構成されており、書き込みクロック端子(WRITEC
LK)にはこの受信バ−スト信号S1に同期したバ−ス
トクロックS2が入力されるように構成されている。
AIN)には受信バ−スト信号S1が供給されるように
構成されており、書き込みクロック端子(WRITEC
LK)にはこの受信バ−スト信号S1に同期したバ−ス
トクロックS2が入力されるように構成されている。
【0016】送受信同期回路24は、伝送速度のn倍の
速度を有する、即ちバ−ストクロックのn倍の周波数を
有するシステムクロックS4を発生するクロック発生器
30と、リタイミング回路31と、1/n分周する分周
器32と、受信タイミングカウンタ33と、送信タイミ
ングカウンタ34とを備えている。
速度を有する、即ちバ−ストクロックのn倍の周波数を
有するシステムクロックS4を発生するクロック発生器
30と、リタイミング回路31と、1/n分周する分周
器32と、受信タイミングカウンタ33と、送信タイミ
ングカウンタ34とを備えている。
【0017】リタイミング回路31は、同期語検出信号
(SWD)S3をクロック発生器30からのシステムク
ロック(バ−ストクロックのn倍の周波数を有する)S
4によってリタイミングしてリタイミング信号S5を出
力する。
(SWD)S3をクロック発生器30からのシステムク
ロック(バ−ストクロックのn倍の周波数を有する)S
4によってリタイミングしてリタイミング信号S5を出
力する。
【0018】分周器32は、システムクロックS4を1
/n分周して伝送速度に等しい速度を有するクロックS
6を出力するように構成されている。さらにこの分周器
32は、リタイミング信号S5によってクリアされるよ
うに構成されている。この1/n分周されたクロック送
信は、タイミングカウンタ34、受信タイミングカウン
タ33、及びDPRAM26へ印加されるように構成さ
れており、これにより送受信のタイミングがとられる。
/n分周して伝送速度に等しい速度を有するクロックS
6を出力するように構成されている。さらにこの分周器
32は、リタイミング信号S5によってクリアされるよ
うに構成されている。この1/n分周されたクロック送
信は、タイミングカウンタ34、受信タイミングカウン
タ33、及びDPRAM26へ印加されるように構成さ
れており、これにより送受信のタイミングがとられる。
【0019】以下、本実施例の動作を説明する。受信バ
−スト信号S1はこれに同期した受信バ−ストクロック
S2を書き込みクロックとして、DPRAM26へ書き
込まれる。それと並行して、受信バ−スト信号S1から
検出された同期語検出信号(SWD)S3がリタイミン
グ回路31へ印加される。リタイミング回路31は、ク
ロック発生器30から与えられバ−ストクロックS2の
n倍の周波数を有するシステムクロックS4によってこ
の同期語検出信号S3をリタイミングし、リタイミング
した信号S5を出力する。
−スト信号S1はこれに同期した受信バ−ストクロック
S2を書き込みクロックとして、DPRAM26へ書き
込まれる。それと並行して、受信バ−スト信号S1から
検出された同期語検出信号(SWD)S3がリタイミン
グ回路31へ印加される。リタイミング回路31は、ク
ロック発生器30から与えられバ−ストクロックS2の
n倍の周波数を有するシステムクロックS4によってこ
の同期語検出信号S3をリタイミングし、リタイミング
した信号S5を出力する。
【0020】システムクロックS4は分周器32にも入
力される。分周器32はリタイミングされた信号S5に
よってクリアされ、かつシステムクロックS4を1/n
分周して、バ−ストクロックS2に等しい速度の送信シ
ステムクロックS6を出力する。この送信システムクロ
ックS6は送信タイミング信号として、受信タイミング
信号として、さらにDPRAM26の読み出しクロック
として用いられる。
力される。分周器32はリタイミングされた信号S5に
よってクリアされ、かつシステムクロックS4を1/n
分周して、バ−ストクロックS2に等しい速度の送信シ
ステムクロックS6を出力する。この送信システムクロ
ックS6は送信タイミング信号として、受信タイミング
信号として、さらにDPRAM26の読み出しクロック
として用いられる。
【0021】上述したバ−ストクロックS2と送信シス
テムクロックS6とは、基準局と従属局の発振器の精度
が異なるために完全に一致することはあり得ない。そこ
で本実施例においては、バ−ストクロックのn倍の周波
数を有するシステムクロックS4でリタイミングされた
信号S5を分周器32のクリア端子に印加し、同期語(
TDMA1フレ−ム)毎にバ−ストクロックS2と送信
システムクロックS6との周波数誤差を補正している。 このように、受信バ−ストクロックS2から自局の送信
システムクロックS6の同期を確立できるため、受信タ
イミングを基に正確な送信タイミングを確立することが
できる。
テムクロックS6とは、基準局と従属局の発振器の精度
が異なるために完全に一致することはあり得ない。そこ
で本実施例においては、バ−ストクロックのn倍の周波
数を有するシステムクロックS4でリタイミングされた
信号S5を分周器32のクリア端子に印加し、同期語(
TDMA1フレ−ム)毎にバ−ストクロックS2と送信
システムクロックS6との周波数誤差を補正している。 このように、受信バ−ストクロックS2から自局の送信
システムクロックS6の同期を確立できるため、受信タ
イミングを基に正確な送信タイミングを確立することが
できる。
【0022】また、受信バ−ストクロックS2と送信シ
ステムクロックS6の周波数誤差を補正する補正量につ
いては、システムクロックS4の1クロック単位で補正
が行なわれるため、さらに高精度な合わせ込みを必要と
する場合は、システムクロックS4の発振周波数を受信
バ−ストクロックS2のm倍(ただし、m>n)とする
ことにより、簡単に行なうことができる。
ステムクロックS6の周波数誤差を補正する補正量につ
いては、システムクロックS4の1クロック単位で補正
が行なわれるため、さらに高精度な合わせ込みを必要と
する場合は、システムクロックS4の発振周波数を受信
バ−ストクロックS2のm倍(ただし、m>n)とする
ことにより、簡単に行なうことができる。
【0023】さらに、送信システムクロックS6をDP
RAM26の読み出しクロックとして用いているので、
DPRAMにエラスティックバッファ(クロック読み替
え)の機能を持たせることができる。
RAM26の読み出しクロックとして用いているので、
DPRAMにエラスティックバッファ(クロック読み替
え)の機能を持たせることができる。
【0024】なお、入出力非同期メモリとしては、DP
RAMの他にFIFO(ファ−ストイン・ファ−ストア
ウト)メモリを用いてもよい。
RAMの他にFIFO(ファ−ストイン・ファ−ストア
ウト)メモリを用いてもよい。
【0025】
【発明の効果】以上詳細に説明したように本発明によれ
ば、本来非同期である受信バ−ストクロックと自局内の
送信システムクロックとの同期をとるのに、受信バ−ス
トクロックのn倍の周波数を持つシステムクロックを用
い、このシステムクロックでリタイミングされた同期語
検出信号毎に、受信バ−ストクロックと自局の送信シス
テムクロックとの誤差を補正するようにしているので、
両者の同期が簡単かつ正確に確立できるだけでなく、受
信バ−ストクロックから正確な送信タイミングを得るこ
とができる。また、同期が確立した自局の送受信クロッ
クをDPRAMの読み出しクロックに用いているので、
DPRAMをエラスティックバッファ(クロック読み替
え)として用いることが可能となる。
ば、本来非同期である受信バ−ストクロックと自局内の
送信システムクロックとの同期をとるのに、受信バ−ス
トクロックのn倍の周波数を持つシステムクロックを用
い、このシステムクロックでリタイミングされた同期語
検出信号毎に、受信バ−ストクロックと自局の送信シス
テムクロックとの誤差を補正するようにしているので、
両者の同期が簡単かつ正確に確立できるだけでなく、受
信バ−ストクロックから正確な送信タイミングを得るこ
とができる。また、同期が確立した自局の送受信クロッ
クをDPRAMの読み出しクロックに用いているので、
DPRAMをエラスティックバッファ(クロック読み替
え)として用いることが可能となる。
【図1】本発明の一実施例における送受信同期回路を示
すブロック図である。
すブロック図である。
【図2】図1の実施例におけるTDMA装置を示すブロ
ック図である。
ック図である。
【図3】図1の送受信同期回路の動作を説明するための
タイムチャ−トである。
タイムチャ−トである。
【図4】TDMA通信で用いられるフレ−ム構成図であ
る。
る。
【図5】TDMA装置の従来例を示すブロック図である
。
。
24 送受信同期回路
26 DPRAM
30 クロック発生器
31 リタイミング回路
32 分周器
33 受信タイミングカウンタ
34 送信タイミングカウンタ
Claims (2)
- 【請求項1】 バ−スト受信信号から検出された同期
語検出信号を該受信信号のn倍の周波数を有するシステ
ムクロックに同期させるリタイミング回路と、リタイミ
ングされた同期語検出信号によってクリアされかつ前記
システムクロックを1/n分周する分周器とを備えてお
り、該分周器の出力を自局の送受信タイミング信号とし
て用いることを特徴とするTDMA送受信同期回路。 - 【請求項2】 請求項1に記載のTDMA送受信同期
回路と、前記バ−スト受信信号が書き込まれる入出力非
同期メモリとを備えており、前記分周器の出力を該入出
力非同期メモリの読み出しクロックとして用いることを
特徴とするTDMA装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3088700A JPH04320125A (ja) | 1991-04-19 | 1991-04-19 | Tdma送受信同期回路及びtdma装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3088700A JPH04320125A (ja) | 1991-04-19 | 1991-04-19 | Tdma送受信同期回路及びtdma装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04320125A true JPH04320125A (ja) | 1992-11-10 |
Family
ID=13950148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3088700A Pending JPH04320125A (ja) | 1991-04-19 | 1991-04-19 | Tdma送受信同期回路及びtdma装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04320125A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07254892A (ja) * | 1994-03-16 | 1995-10-03 | Nec Corp | 位相変動回路 |
-
1991
- 1991-04-19 JP JP3088700A patent/JPH04320125A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07254892A (ja) * | 1994-03-16 | 1995-10-03 | Nec Corp | 位相変動回路 |
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