JP2946693B2 - 並列データ伝送回路 - Google Patents
並列データ伝送回路Info
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- JP2946693B2 JP2946693B2 JP2227286A JP22728690A JP2946693B2 JP 2946693 B2 JP2946693 B2 JP 2946693B2 JP 2227286 A JP2227286 A JP 2227286A JP 22728690 A JP22728690 A JP 22728690A JP 2946693 B2 JP2946693 B2 JP 2946693B2
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- Japan
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- bits
- bit
- circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気信号の伝送に関し、特に並列データ伝送
における受信に関する。
における受信に関する。
［従来の技術］ 伝送線長が長い場合、信号の遅延が伝送線長に比例し
て大きくなり、並列データの伝送では伝送線間の特質や
長さの相違から、各伝送信号間に位相のずれを生じてし
まうことがある。
て大きくなり、並列データの伝送では伝送線間の特質や
長さの相違から、各伝送信号間に位相のずれを生じてし
まうことがある。
第４図はかかる並列データの伝送途上に発生する位相
のずれを示す例であり、４ビットA,B,C,Dの並列データ
において、1/2転送間隔ごとの遅延が順次生じている。
この場合、例えば最初の転送データにおいて、ビットA0
と同時にサンプリングできるのはビットB0だけで、しか
も、そのタイム・マージンは1/2転送時間である。ビッ
トC0,D0はA0と同時にサンプリングできない。
のずれを示す例であり、４ビットA,B,C,Dの並列データ
において、1/2転送間隔ごとの遅延が順次生じている。
この場合、例えば最初の転送データにおいて、ビットA0
と同時にサンプリングできるのはビットB0だけで、しか
も、そのタイム・マージンは1/2転送時間である。ビッ
トC0,D0はA0と同時にサンプリングできない。
このような不都合を避けるため、従来の伝送では、送
信側で第５図に示すように並列データを一旦直列データ
A0〜D0に変換し、受信側で再び並列データに変換してい
た。
信側で第５図に示すように並列データを一旦直列データ
A0〜D0に変換し、受信側で再び並列データに変換してい
た。
［発明が解決しようとする課題］ 従来のように直列データへの変換を行うと、並直列／
直並列変換を行うためのハードウェアとソフトウェアが
必要になり、しかも単位データがそろうまでサンプリン
グできない。例えば、４ビットの並列データでは、伝送
効率が1/4になってしまう。したがって、従来の並列デ
ータ伝送回路は伝送効率が低いという問題点があった。
したがって、本発明の目的は、伝送効率を損なうことな
く並列データを伝送することであり、各伝送信号間の位
相差を補正することにより上記目的の達成を図るもので
ある。
直並列変換を行うためのハードウェアとソフトウェアが
必要になり、しかも単位データがそろうまでサンプリン
グできない。例えば、４ビットの並列データでは、伝送
効率が1/4になってしまう。したがって、従来の並列デ
ータ伝送回路は伝送効率が低いという問題点があった。
したがって、本発明の目的は、伝送効率を損なうことな
く並列データを伝送することであり、各伝送信号間の位
相差を補正することにより上記目的の達成を図るもので
ある。
［課題を解決するための手段］ 本願発明の要旨は、複数ビットとで構成された並列伝
送データを該並列伝送データのビット数と同数の信号線
で伝送する並列伝送回路であって、前記並列伝送データ
の伝送中に各ビット毎に最も遅延しているビットとの遅
延時間の差分を計測する遅延時間計測手段と、前記複数
ビットをそれぞれ前記遅延時間の差分だけ遅延させて出
力する遅延手段とを備えた並列データ伝送回路におい
て、各ビット毎に備えられクロックをカウントする、カ
ウンタと、入力ビットのレベルの遷移を検出して前記カ
ウンタのカウント動作を起動させる手段と、前記複数ビ
ット全ての前記レベルの遷移を検出して全てのビットの
前記カウンタのカウント動作を停止させる手段と、前記
起動から前記停止までの前記カウンタのカウント値に基
づき前記遅延手段の各ビット毎の遅延時間を決定する手
段とを有することである。
送データを該並列伝送データのビット数と同数の信号線
で伝送する並列伝送回路であって、前記並列伝送データ
の伝送中に各ビット毎に最も遅延しているビットとの遅
延時間の差分を計測する遅延時間計測手段と、前記複数
ビットをそれぞれ前記遅延時間の差分だけ遅延させて出
力する遅延手段とを備えた並列データ伝送回路におい
て、各ビット毎に備えられクロックをカウントする、カ
ウンタと、入力ビットのレベルの遷移を検出して前記カ
ウンタのカウント動作を起動させる手段と、前記複数ビ
ット全ての前記レベルの遷移を検出して全てのビットの
前記カウンタのカウント動作を停止させる手段と、前記
起動から前記停止までの前記カウンタのカウント値に基
づき前記遅延手段の各ビット毎の遅延時間を決定する手
段とを有することである。
［作用］ 入力ビット間に位相差のある並列伝送データは入力ビ
ット間の遅延時間が計測され、その計測された遅延時間
だけ入力ビットはそれぞれ遅延させられる。したがっ
て、出力ビットは位相差のない伝送データとなる。
ット間の遅延時間が計測され、その計測された遅延時間
だけ入力ビットはそれぞれ遅延させられる。したがっ
て、出力ビットは位相差のない伝送データとなる。
［実施例］ 第１図は本発明の並列データ伝送回路の第１実施例を
示す回路図であり、第2A図〜第2B図はその動作を示すタ
イミングチャートである。
示す回路図であり、第2A図〜第2B図はその動作を示すタ
イミングチャートである。
第１図に示したデータ伝送回路は入力ビットＡ〜Ｄご
とに位相補正回路100,200,300,400を備えており、各位
相補正回路100〜400は同一構成なので位相補正回路100
のみについて説明する。位相補正回路100はインバータ1
01と、このインバータ101に接続されたＤ−フリップフ
ロップ（以下、Ｄ−F/Fと表す）１と、Ｄ−F/F1のＱ出
力に接続されたカウンタ２と、遅延回路６及びセレクタ
７を有している。また、データ伝送回路は各位相補正回
路100〜400のＤ−F/F1のＱ出力を受けるアンド回路４
と、クロック発生器３とアンド回路４とに接続されたオ
ア回路５を備えている。
とに位相補正回路100,200,300,400を備えており、各位
相補正回路100〜400は同一構成なので位相補正回路100
のみについて説明する。位相補正回路100はインバータ1
01と、このインバータ101に接続されたＤ−フリップフ
ロップ（以下、Ｄ−F/Fと表す）１と、Ｄ−F/F1のＱ出
力に接続されたカウンタ２と、遅延回路６及びセレクタ
７を有している。また、データ伝送回路は各位相補正回
路100〜400のＤ−F/F1のＱ出力を受けるアンド回路４
と、クロック発生器３とアンド回路４とに接続されたオ
ア回路５を備えている。
以下、動作について説明する。
入力ビットＡがロウレベルになると（時刻t1）、Ｄ−
F/F1はハイレベルを出力し、カウンタ２を起動する。起
動されたカウンタ２は、クロック発生器３の出力クロッ
クをカウントする。また、遅延回路６はクロック入力で
入力ビットＡを順次遅延させてセレクタ７は送出する。
セレクタ７は、カウンタ２のカウント値に相当する遅延
信号を選択し、出力ビットＡとする。位相補正回路200,
300,400は入力ビットB,C,Dに対して同様の動作を行う。
ところが時刻t2に全入力ビットＡ〜Ｄがロウレベルにな
ると、アンド回路４はハイレベルを出力する。オア回路
５はこれを受け、カウンタ２へのクロック入力をハイレ
ベルに固定する。したがって、各位相補正回路100〜400
のカウンタ２には、入力ビットＡ〜Ｄがロウレベルに移
行してから時刻t2までの時間間隔6,4,2に相当する値を
それぞれ保持することになる。これにより、セレクタ７
はその時点（時刻t2）における遅延信号を確定し、遅延
信号は出力ビットＡ〜Ｄとして出力されることになる。
したがって、全出力が位相の一致した信号となる。
F/F1はハイレベルを出力し、カウンタ２を起動する。起
動されたカウンタ２は、クロック発生器３の出力クロッ
クをカウントする。また、遅延回路６はクロック入力で
入力ビットＡを順次遅延させてセレクタ７は送出する。
セレクタ７は、カウンタ２のカウント値に相当する遅延
信号を選択し、出力ビットＡとする。位相補正回路200,
300,400は入力ビットB,C,Dに対して同様の動作を行う。
ところが時刻t2に全入力ビットＡ〜Ｄがロウレベルにな
ると、アンド回路４はハイレベルを出力する。オア回路
５はこれを受け、カウンタ２へのクロック入力をハイレ
ベルに固定する。したがって、各位相補正回路100〜400
のカウンタ２には、入力ビットＡ〜Ｄがロウレベルに移
行してから時刻t2までの時間間隔6,4,2に相当する値を
それぞれ保持することになる。これにより、セレクタ７
はその時点（時刻t2）における遅延信号を確定し、遅延
信号は出力ビットＡ〜Ｄとして出力されることになる。
したがって、全出力が位相の一致した信号となる。
上記第１実施例では、Ｄ−F/F1と、カウンタ２と、ク
ロック発生器３と、アンド回路４とオア回路５で遅延時
間計測手段を構成しており、遅延回路６とセレクタ７と
が遅延手段を構成している。
ロック発生器３と、アンド回路４とオア回路５で遅延時
間計測手段を構成しており、遅延回路６とセレクタ７と
が遅延手段を構成している。
第３図は第２実施例を示す回路図である。カウンタ２
の起動と停止は、第１図と同様である。デコーダ８はカ
ウンタ２の出力値をデコードし、遅延素子９の遅延時間
を指定する。全入力ビットＡ〜Ｄがロウレベルになる
と、各ビットＡ〜Ｄごとの遅延時間が確定し、全出力ビ
ットＡ〜Ｄが位相の一致した信号となる。
の起動と停止は、第１図と同様である。デコーダ８はカ
ウンタ２の出力値をデコードし、遅延素子９の遅延時間
を指定する。全入力ビットＡ〜Ｄがロウレベルになる
と、各ビットＡ〜Ｄごとの遅延時間が確定し、全出力ビ
ットＡ〜Ｄが位相の一致した信号となる。
［発明の効果］ 本発明では、受信した各伝送信号間の位相差を受信側
補正するので、長距離の並列データ伝送が可能となり伝
送効率を高めることができる。
補正するので、長距離の並列データ伝送が可能となり伝
送効率を高めることができる。
第１図は本発明の並列データ伝送回路の第１実施例の回
路図、第2A図と第2B図はその動作タイミングチャート、
第３図は別の実施例の回路図、第４図は遅延を生じた受
信信号の例を示す波形図、第５図はこれらの信号を従来
のように直列データに変換した信号の例を示す図であ
る。 １……Ｄ−F/F、 ２……カウンタ、 ３……クロック発生器、 ４……アンド回路、 ５……オア回路、 ６……遅延回路、 ７……セレクタ、 ８……デコーダ、 ９……遅延素子。
路図、第2A図と第2B図はその動作タイミングチャート、
第３図は別の実施例の回路図、第４図は遅延を生じた受
信信号の例を示す波形図、第５図はこれらの信号を従来
のように直列データに変換した信号の例を示す図であ
る。 １……Ｄ−F/F、 ２……カウンタ、 ３……クロック発生器、 ４……アンド回路、 ５……オア回路、 ６……遅延回路、 ７……セレクタ、 ８……デコーダ、 ９……遅延素子。
Claims (1)
- 【請求項１】複数ビットとで構成された並列伝送データ
を該並列伝送データのビット数と同数の信号線で伝送す
る並列伝送回路であって、前記並列伝送データの伝送中
に各ビット毎に最も遅延しているビットとの遅延時間の
差分を計測する遅延時間計測手段と、前記複数ビットを
それぞれ前記遅延時間の差分だけ遅延させて出力する遅
延手段とを備えた並列データ伝送回路において、各ビッ
ト毎に備えられクロックをカウントするカウンタと、入
力ビットのレベルの遷移を検出して前記カウンタのカウ
ント動作を起動させる手段と、前記複数ビット全ての前
記レベルの遷移を検出して全てのビットの前記カウンタ
のカウント動作を停止させる手段と、前記起動から前記
停止までの前記カウンタのカウント値に基づき前記遅延
手段の各ビット毎の遅延時間を決定する手段とを有する
ことを特徴とする並列データ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227286A JP2946693B2 (ja) | 1990-08-28 | 1990-08-28 | 並列データ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227286A JP2946693B2 (ja) | 1990-08-28 | 1990-08-28 | 並列データ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04108241A JPH04108241A (ja) | 1992-04-09 |
| JP2946693B2 true JP2946693B2 (ja) | 1999-09-06 |
Family
ID=16858434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227286A Expired - Fee Related JP2946693B2 (ja) | 1990-08-28 | 1990-08-28 | 並列データ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946693B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2551331B2 (ja) * | 1993-06-02 | 1996-11-06 | 日本電気株式会社 | メモリ回路 |
| IT1307016B1 (it) | 1999-01-27 | 2001-10-11 | Cselt Centro Studi Lab Telecom | Procedimento e dispositivo per la trasmissione di segnali numerici. |
-
1990
- 1990-08-28 JP JP2227286A patent/JP2946693B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04108241A (ja) | 1992-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |