JPH05315966A - Ｎｒｚ／ｃｍｉ（ｉｉ）符号変換装置 - Google Patents
Ｎｒｚ／ｃｍｉ（ｉｉ）符号変換装置Info
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- JPH05315966A JPH05315966A JP2401640A JP40164090A JPH05315966A JP H05315966 A JPH05315966 A JP H05315966A JP 2401640 A JP2401640 A JP 2401640A JP 40164090 A JP40164090 A JP 40164090A JP H05315966 A JPH05315966 A JP H05315966A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
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- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＩ（ＩＩ）符号パルスのタイミンググリ
ッチを抑制して誤差監視性能を向上させる。 【構成】 ＮＲＺデータビット列をＮＲＺデータビット
列に同期させたクロックにリタイミング部１によりリタ
イミングし、スペースビット発生および遅延部２によ
り、リタイミング部１からのＮＲＺデータビット列のス
ペースビットとクロックを合成して交番マークビット発
生部３の遅延時間に相当する時間だけ遅延させ、交番マ
ークビット発生部３により、リタイミング部１からのＮ
ＲＺデータビット列のマーク状態をクロックパルスと合
成し２分周させてマーク状態を交番させ、スペースビッ
ト発生および遅延部２と交番マークビット発生部３から
のＮＲＺデータをＣＭＩ符号発生部４によりＣＭＩ符号
に変換する。
ッチを抑制して誤差監視性能を向上させる。 【構成】 ＮＲＺデータビット列をＮＲＺデータビット
列に同期させたクロックにリタイミング部１によりリタ
イミングし、スペースビット発生および遅延部２によ
り、リタイミング部１からのＮＲＺデータビット列のス
ペースビットとクロックを合成して交番マークビット発
生部３の遅延時間に相当する時間だけ遅延させ、交番マ
ークビット発生部３により、リタイミング部１からのＮ
ＲＺデータビット列のマーク状態をクロックパルスと合
成し２分周させてマーク状態を交番させ、スペースビッ
ト発生および遅延部２と交番マークビット発生部３から
のＮＲＺデータをＣＭＩ符号発生部４によりＣＭＩ符号
に変換する。
Description
【０００１】
【産業上の利用分野】本発明はＮＲＺ（Ｎｏｎ Ｒｅｔ
ｕｒｎ ｔｏ Ｚｅｒｏ）形態のデータビット列をＣＭ
Ｉ（Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符号に
変換する装置に係り、特に、ＣＭＩ符号パルスの大きさ
をＮＲＺデータ伝送速度に該当するクロックパルスの周
期以内に限定しＮＲＺ形態のデータビット列をＣＭＩ
（クラスＩＩ）符号に変換する装置に関する。
ｕｒｎ ｔｏ Ｚｅｒｏ）形態のデータビット列をＣＭ
Ｉ（Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符号に
変換する装置に係り、特に、ＣＭＩ符号パルスの大きさ
をＮＲＺデータ伝送速度に該当するクロックパルスの周
期以内に限定しＮＲＺ形態のデータビット列をＣＭＩ
（クラスＩＩ）符号に変換する装置に関する。
【０００２】
【従来の技術】ＣＭＩ符号は伝送ビット速度が１００Ｍ
ｂｐｓ前後である光伝送システムに広く用いられてい
る。その理由は、ＣＭＩ符号用のエンコーダ，デコーダ
の構成が比較的簡単であるからであり、また、ＣＭＩ符
号データ列にビット変換点が多いので受信端でビットク
ロックを容易に復元でき、さらに、ビットを付加するこ
となく、符号自体の特性を利用してライン上のエラーを
監視することができるからである。
ｂｐｓ前後である光伝送システムに広く用いられてい
る。その理由は、ＣＭＩ符号用のエンコーダ，デコーダ
の構成が比較的簡単であるからであり、また、ＣＭＩ符
号データ列にビット変換点が多いので受信端でビットク
ロックを容易に復元でき、さらに、ビットを付加するこ
となく、符号自体の特性を利用してライン上のエラーを
監視することができるからである。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＣＭＩ（クラスＩＩ）（以下、ＣＭＩ（ＩＩ）と称す）
符号化器は、ＣＭＩ（Ｉ）符号化器に比べ構成が難し
く、ＣＭＩ符号パルスの正確なデューディサイクル（ｄ
ｕｔｙｃｙｃｌｅ）維持が難しく、ＣＭＩ（ＩＩ）符号
が持つ種々な長所にも拘らずＣＭＩ（ＩＩ）符号を利用
したシステムの実用化が難しいという問題点があった。
ＣＭＩ（クラスＩＩ）（以下、ＣＭＩ（ＩＩ）と称す）
符号化器は、ＣＭＩ（Ｉ）符号化器に比べ構成が難し
く、ＣＭＩ符号パルスの正確なデューディサイクル（ｄ
ｕｔｙｃｙｃｌｅ）維持が難しく、ＣＭＩ（ＩＩ）符号
が持つ種々な長所にも拘らずＣＭＩ（ＩＩ）符号を利用
したシステムの実用化が難しいという問題点があった。
【０００４】本発明の目的は、上記の問題点を解決し、
簡単な論理素子を用いてＮＲＺデータビット列をＣＭＩ
（ＩＩ）符号パルスに変換する過程で発生し得るＣＭＩ
（ＩＩ）符号パルスのタイミンググリッチ（Ｇｌｉｔｃ
ｈ）を最大に抑制させデューティサイクルを正確に保持
させＣＭＩ（ＩＩ）符号を用いた伝送システムの実用化
を容易にし、ＣＭＩ（ＩＩ）符号を用いた伝送システム
の誤差監視性能を向上させたＮＲＺ／ＣＭＩ（ＩＩ）符
号変換装置を提供することにある。
簡単な論理素子を用いてＮＲＺデータビット列をＣＭＩ
（ＩＩ）符号パルスに変換する過程で発生し得るＣＭＩ
（ＩＩ）符号パルスのタイミンググリッチ（Ｇｌｉｔｃ
ｈ）を最大に抑制させデューティサイクルを正確に保持
させＣＭＩ（ＩＩ）符号を用いた伝送システムの実用化
を容易にし、ＣＭＩ（ＩＩ）符号を用いた伝送システム
の誤差監視性能を向上させたＮＲＺ／ＣＭＩ（ＩＩ）符
号変換装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力されるＮＲＺデータビット列をこれ
と同期されたクロックにリタイミングするリタイミング
部（１）と、該リタイミング部（１）の一出力端子（Ｑ
１）に接続されて入力されるＮＲＺデータビット列のス
ペースビットと伝送クロックを合成し、交番マークビッ
ト発生部（３）の遅延時間に相当する時間だけ遅延させ
るスペースビット発生および遅延部（２）と、前記リタ
イミング部（１）の他の出力端子（／Ｑ１）に接続され
てリタイミングされたＮＲＺデータビット列でマーク状
態をクロックパルスと合成し２分周してマーク状態を交
番させる交番マークビット発生部（３）と、前記スペー
スビット発生および遅延部（２）と交番マークビット発
生部（３）の出力端子に接続されて前記２つの出力を入
力信号としてＮＲＺデータをＣＭＩ符号に変換するＣＭ
Ｉ符号発生部（４）により構成され、ＮＲＺデータビッ
ト列のマークビットおよびスペースビットは同一時間の
間に独立して処理し、ＣＭＩ符号を発生させることを特
徴とする。
に、本発明は、入力されるＮＲＺデータビット列をこれ
と同期されたクロックにリタイミングするリタイミング
部（１）と、該リタイミング部（１）の一出力端子（Ｑ
１）に接続されて入力されるＮＲＺデータビット列のス
ペースビットと伝送クロックを合成し、交番マークビッ
ト発生部（３）の遅延時間に相当する時間だけ遅延させ
るスペースビット発生および遅延部（２）と、前記リタ
イミング部（１）の他の出力端子（／Ｑ１）に接続され
てリタイミングされたＮＲＺデータビット列でマーク状
態をクロックパルスと合成し２分周してマーク状態を交
番させる交番マークビット発生部（３）と、前記スペー
スビット発生および遅延部（２）と交番マークビット発
生部（３）の出力端子に接続されて前記２つの出力を入
力信号としてＮＲＺデータをＣＭＩ符号に変換するＣＭ
Ｉ符号発生部（４）により構成され、ＮＲＺデータビッ
ト列のマークビットおよびスペースビットは同一時間の
間に独立して処理し、ＣＭＩ符号を発生させることを特
徴とする。
【０００６】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【０００７】図１は本発明一実施例の構成を示すブロッ
ク図で、図に示すように、入力されるＮＲＺデータをリ
タイミングするリタイミング部１と、リタイミング部１
の出力端子の一方に接続されたスペースビットパルス発
生および遅延部２と、リタイミング部１の出力端子の他
方に接続された交番マーク（ＡｌｔｅｒｎａｔｉｏｎＭ
ａｒｋ）ビット発生部３と、交番マークビット発生部３
およびスペースビットパルス発生および遅延部２の出力
端子に接続されており、ＣＭＩ（ＩＩ）符号パルスを出
力するＣＭＩ（ＩＩ）符号発生部４により構成されてい
る。
ク図で、図に示すように、入力されるＮＲＺデータをリ
タイミングするリタイミング部１と、リタイミング部１
の出力端子の一方に接続されたスペースビットパルス発
生および遅延部２と、リタイミング部１の出力端子の他
方に接続された交番マーク（ＡｌｔｅｒｎａｔｉｏｎＭ
ａｒｋ）ビット発生部３と、交番マークビット発生部３
およびスペースビットパルス発生および遅延部２の出力
端子に接続されており、ＣＭＩ（ＩＩ）符号パルスを出
力するＣＭＩ（ＩＩ）符号発生部４により構成されてい
る。
【０００８】図２は図１に示す符号変換装置をＥＣＬ
（Ｅｍｉｔｔｅｒｅ ＣｏｕｐｌｅｄＬｏｇｉｃ）ゲー
トにより構成した例を示す。
（Ｅｍｉｔｔｅｒｅ ＣｏｕｐｌｅｄＬｏｇｉｃ）ゲー
トにより構成した例を示す。
【０００９】図において、Ｕ１およびＵ２はＤフリップ
フロップ、Ｕ２およびＵ３はＯＲゲート、Ｕ５は排他的
ＯＲゲート（Ｅｘｃｌｕｓｉｖｅ−ＯＲ Ｇａｔｅ）、
Ｕ６は遅延素子である。
フロップ、Ｕ２およびＵ３はＯＲゲート、Ｕ５は排他的
ＯＲゲート（Ｅｘｃｌｕｓｉｖｅ−ＯＲ Ｇａｔｅ）、
Ｕ６は遅延素子である。
【００１０】リタイミング部１はＤフリップフロップＵ
１によりなり、ＮＲＺデータがＤフリップフロップＵ１
のデータ入力端子Ｄ１に入力され、ＮＲＺデータビット
列に同期されたクロックパルスはＤフリップフロップＵ
１のクロックパルス入力端子ＣＰ１に入力されＮＲＺデ
ータがリタイミングされている。
１によりなり、ＮＲＺデータがＤフリップフロップＵ１
のデータ入力端子Ｄ１に入力され、ＮＲＺデータビット
列に同期されたクロックパルスはＤフリップフロップＵ
１のクロックパルス入力端子ＣＰ１に入力されＮＲＺデ
ータがリタイミングされている。
【００１１】スペースビット発生および遅延部２は、リ
タイミング部１の出力端子Ｑ１に接続されたＯＲゲート
Ｕ３と、ＯＲゲートＵ３の出力端子に接続された遅延素
子Ｕ６により構成され、リタイミングされたＮＲＺデー
タとクロックパルスを入力信号とし、２入力ＯＲゲート
Ｕ３によりＮＲＺデータのスペースビット区間にのみク
ロックパルスを合成し、遅延素子Ｕ６を通過させた後、
ＣＭＩ符号パルス発生部４に出力されている。
タイミング部１の出力端子Ｑ１に接続されたＯＲゲート
Ｕ３と、ＯＲゲートＵ３の出力端子に接続された遅延素
子Ｕ６により構成され、リタイミングされたＮＲＺデー
タとクロックパルスを入力信号とし、２入力ＯＲゲート
Ｕ３によりＮＲＺデータのスペースビット区間にのみク
ロックパルスを合成し、遅延素子Ｕ６を通過させた後、
ＣＭＩ符号パルス発生部４に出力されている。
【００１２】交番マークビット発生部３はリタイミング
部１のＤフリップフロップ出力端子／Ｑ１に接続された
ＯＲゲートＵ４と、ＯＲゲートＵ４の出力端子をクロッ
ク入力端子ＣＰ２に接続し、出力端子／Ｑ２の信号をデ
ータ入力端子Ｄ２に帰還させているＤフリップフロップ
Ｕ２により構成され、リタイミング部１のＤフリップフ
ロップＵ１の出力端子／Ｑ１からの信号とクロックパル
スをＯＲゲートＵ４により直接論理和演算し、Ｄフリッ
プフロップＵ２のクロックパルス入力端子ＣＰ２に印加
し、データ入力端子Ｄ２にはＤフリップフロップＵ２の
出力端子／Ｑ２からの信号が印加されるようにし、Ｄフ
リップフロップＵ２の出力端子Ｑ２から交番マークビッ
ト信号が出力されている。
部１のＤフリップフロップ出力端子／Ｑ１に接続された
ＯＲゲートＵ４と、ＯＲゲートＵ４の出力端子をクロッ
ク入力端子ＣＰ２に接続し、出力端子／Ｑ２の信号をデ
ータ入力端子Ｄ２に帰還させているＤフリップフロップ
Ｕ２により構成され、リタイミング部１のＤフリップフ
ロップＵ１の出力端子／Ｑ１からの信号とクロックパル
スをＯＲゲートＵ４により直接論理和演算し、Ｄフリッ
プフロップＵ２のクロックパルス入力端子ＣＰ２に印加
し、データ入力端子Ｄ２にはＤフリップフロップＵ２の
出力端子／Ｑ２からの信号が印加されるようにし、Ｄフ
リップフロップＵ２の出力端子Ｑ２から交番マークビッ
ト信号が出力されている。
【００１３】ＣＭＩ（ＩＩ）符号発生部４は遅延素子Ｕ
６およびＤフリップフロップ出力端子Ｑ２に接続された
排他的ＯＲゲートＵ５よりなり、スペースビットおよび
クロックパルスの合成パルスをフリップフロップＵ２の
遅延時間だけ遅延させたビット列と交番マークビットが
排他的論理和に演算され、ＣＭＩ（ＩＩ）符号パルスが
出力されている。
６およびＤフリップフロップ出力端子Ｑ２に接続された
排他的ＯＲゲートＵ５よりなり、スペースビットおよび
クロックパルスの合成パルスをフリップフロップＵ２の
遅延時間だけ遅延させたビット列と交番マークビットが
排他的論理和に演算され、ＣＭＩ（ＩＩ）符号パルスが
出力されている。
【００１４】次に、上記のように構成された符号変換装
置の動作原理を説明する。
置の動作原理を説明する。
【００１５】ＣＭＩ符号データ伝送ビット速度と等しい
周波数のクロックパルスに同期されたＮＲＺデータビッ
ト列がＤフリップフロップＵ１のデータ入力端子Ｄ１に
入力されると、入力されたＮＲＺデータビット列をクロ
ックパルスにリタイミングし、クロックパルスに対する
データの相対的な遅延時間の変化量をＤフリップフロッ
プＵ１の遅延時間内に限定させる。次いで、このリタイ
ミングされたＮＲＺデータビット列、すなわち、Ｄフリ
ップフロップＵ１の出力端子Ｑ１からのビット列を入力
クロックパルスと論理和演算すれば、ＮＲＺデータビッ
ト列のうちスペースビット区間にのみクロックパルスが
合成され、マークビット区間はマーク状態が継続して保
持される信号を出力する。一方、リタイミングされたＮ
ＲＺデータビット列、すなわち、ＤフリップフロップＵ
１の出力端子Ｑ１からのビット列とクロックパルスを論
理和演算してマーク状態パルスを生成し、Ｄフリップフ
ロップＵ２のクロックパルス入力端子ＣＰ２に印加す
る。
周波数のクロックパルスに同期されたＮＲＺデータビッ
ト列がＤフリップフロップＵ１のデータ入力端子Ｄ１に
入力されると、入力されたＮＲＺデータビット列をクロ
ックパルスにリタイミングし、クロックパルスに対する
データの相対的な遅延時間の変化量をＤフリップフロッ
プＵ１の遅延時間内に限定させる。次いで、このリタイ
ミングされたＮＲＺデータビット列、すなわち、Ｄフリ
ップフロップＵ１の出力端子Ｑ１からのビット列を入力
クロックパルスと論理和演算すれば、ＮＲＺデータビッ
ト列のうちスペースビット区間にのみクロックパルスが
合成され、マークビット区間はマーク状態が継続して保
持される信号を出力する。一方、リタイミングされたＮ
ＲＺデータビット列、すなわち、ＤフリップフロップＵ
１の出力端子Ｑ１からのビット列とクロックパルスを論
理和演算してマーク状態パルスを生成し、Ｄフリップフ
ロップＵ２のクロックパルス入力端子ＣＰ２に印加す
る。
【００１６】ＤフリップフロップＵ２の出力端子／Ｑ２
の信号をＤフリップフロップＵ２のデータ入力端子Ｄ２
に帰還させ、マーク状態を示すパルスがクロック入力端
子に表われる毎に、状態をトグル（Ｔｏｇｇｌｅ）す
る。すなわち、ＮＲＺデータビット列のマークビットが
入力される毎にフリップフロップＵ２は交番するマーク
ビット状態（Ａｌｔｅｒｎａｔｉｏｎ Ｍａｒｋ）信
号、すなわち、２分周したマークビット状態信号（Ｄフ
リップフロップＵ２の出力端子Ｑ２からの信号）を出力
する。
の信号をＤフリップフロップＵ２のデータ入力端子Ｄ２
に帰還させ、マーク状態を示すパルスがクロック入力端
子に表われる毎に、状態をトグル（Ｔｏｇｇｌｅ）す
る。すなわち、ＮＲＺデータビット列のマークビットが
入力される毎にフリップフロップＵ２は交番するマーク
ビット状態（Ａｌｔｅｒｎａｔｉｏｎ Ｍａｒｋ）信
号、すなわち、２分周したマークビット状態信号（Ｄフ
リップフロップＵ２の出力端子Ｑ２からの信号）を出力
する。
【００１７】スペースビットとクロックパルスの合成信
号（ＯＲゲートＵ３の出力信号）をＤフリップフロップ
Ｕ２の出力端子Ｑ２からの信号の遅延時間に相当する時
間だけ遅延させた後、この遅延されたスペース状態パル
スと交番するマークビット状態信号（Ｄフリップフロッ
プＵ２の出力端子Ｑからの信号）を排他的論理和演算す
れば、ＮＲＺデータビット列のマークビット区間ではマ
ークビットが交番するようになり、スペースビット区間
では、クロックパルスが合成された信号、すなわち、Ｎ
ＲＺデータビット列がＣＭＩ（ＩＩ）符号に変換された
信号を出力する。
号（ＯＲゲートＵ３の出力信号）をＤフリップフロップ
Ｕ２の出力端子Ｑ２からの信号の遅延時間に相当する時
間だけ遅延させた後、この遅延されたスペース状態パル
スと交番するマークビット状態信号（Ｄフリップフロッ
プＵ２の出力端子Ｑからの信号）を排他的論理和演算す
れば、ＮＲＺデータビット列のマークビット区間ではマ
ークビットが交番するようになり、スペースビット区間
では、クロックパルスが合成された信号、すなわち、Ｎ
ＲＺデータビット列がＣＭＩ（ＩＩ）符号に変換された
信号を出力する。
【００１８】図３および図４は図２に示す回路の各部の
タイミングの一例を示す。
タイミングの一例を示す。
【００１９】入力ＮＲＺデータビット列をマーク状態お
よびスペース状態がそれぞれ３回連続，２回連続、およ
び１回ずつ現われる場合、すなわち、入力ＮＲＺデータ
ビット列がＣＭＩ（ＩＩ）符号に変換される過程で発生
することがある全ての場合を示している。
よびスペース状態がそれぞれ３回連続，２回連続、およ
び１回ずつ現われる場合、すなわち、入力ＮＲＺデータ
ビット列がＣＭＩ（ＩＩ）符号に変換される過程で発生
することがある全ての場合を示している。
【００２０】図において、図３（１）はクロックパル
ス、図３（２）はＮＲＺデータ、図３（３）はＤフリッ
プフロップＵ１の出力端子Ｑ１からの信号、図３（４）
はＯＲゲートＵ３のスペースビットパルス、図３（５）
はフリップフロップＵ１の出力端子／Ｑ１からの信号、
図３（６）はＯＲゲートＵ４のマークビットパルスであ
り、図３（７Ａ），（８Ａ）および（９Ａ）は、Ｄフリ
ップフロップＵ２の初期状態が“０”である場合、つま
り、Ｑ２＝“０”である場合のタイミング図で、図３
（７Ａ）はＤフリップフロップＵ２の出力端子Ｑ２から
の信号、図３（８Ａ）はＤフリップフロップＵ２の出力
端子／Ｑ２からの信号、図３（９Ａ）は排他的ＯＲゲー
トＵ５の出力であるＣＭＩ（ＩＩ）パルスのタイミング
の一例を示す。図４（７Ｂ），（８Ｂ）および（９Ｂ）
はＤフリップフロップＵ２の初期状態が“１”である場
合、つまり、Ｑ２＝“１”である場合のタイミング図
で、図４（７Ｂ）はＤフリップフロップＵ２の出力端子
Ｑ２からの信号、図４（８Ｂ）はＤフリップフロップＵ
２の出力端子／Ｑ２からの信号、図４（９Ｂ）は排他的
ＯＲゲートＵ５の出力であるＣＭＩ（ＩＩ）パルスを示
す。
ス、図３（２）はＮＲＺデータ、図３（３）はＤフリッ
プフロップＵ１の出力端子Ｑ１からの信号、図３（４）
はＯＲゲートＵ３のスペースビットパルス、図３（５）
はフリップフロップＵ１の出力端子／Ｑ１からの信号、
図３（６）はＯＲゲートＵ４のマークビットパルスであ
り、図３（７Ａ），（８Ａ）および（９Ａ）は、Ｄフリ
ップフロップＵ２の初期状態が“０”である場合、つま
り、Ｑ２＝“０”である場合のタイミング図で、図３
（７Ａ）はＤフリップフロップＵ２の出力端子Ｑ２から
の信号、図３（８Ａ）はＤフリップフロップＵ２の出力
端子／Ｑ２からの信号、図３（９Ａ）は排他的ＯＲゲー
トＵ５の出力であるＣＭＩ（ＩＩ）パルスのタイミング
の一例を示す。図４（７Ｂ），（８Ｂ）および（９Ｂ）
はＤフリップフロップＵ２の初期状態が“１”である場
合、つまり、Ｑ２＝“１”である場合のタイミング図
で、図４（７Ｂ）はＤフリップフロップＵ２の出力端子
Ｑ２からの信号、図４（８Ｂ）はＤフリップフロップＵ
２の出力端子／Ｑ２からの信号、図４（９Ｂ）は排他的
ＯＲゲートＵ５の出力であるＣＭＩ（ＩＩ）パルスを示
す。
【００２１】上記の排他的ＯＲゲートＵ５の出力ＣＭＩ
（ＩＩ）符号パルスは、次の数式で表わすことができ
る。
（ＩＩ）符号パルスは、次の数式で表わすことができ
る。
【００２２】Ｙ＝Ｑ２＋（Ｃ＋Ｑ１） （但し、ＹはＣ
ＭＩ（ＩＩ）符号パルス） 上述のように、本実施例では、ＮＲＺデータのマークス
ペース状態を交番させ、スペースビットは伝送クロック
と直接合成した後、交番マークビットと合成スペースビ
ットパルスを再び合成し、ＣＭＩ（ＩＩ）符号を発生さ
せる。また、ＮＲＺデータビット列のマークビットおよ
びスペースビットを同一時間の間に独立で処理し、ＣＭ
Ｉ（ＩＩ）符号を発生させることにより構成論理素子数
を減少させ、ゲート遅延を最小化してタイミンググリッ
チを最大限に抑制させ、符号パルス幅（クロックパルス
周期Ｔおよび半周期Ｔ／２）の大きさの変化量を最小限
に保持させる。
ＭＩ（ＩＩ）符号パルス） 上述のように、本実施例では、ＮＲＺデータのマークス
ペース状態を交番させ、スペースビットは伝送クロック
と直接合成した後、交番マークビットと合成スペースビ
ットパルスを再び合成し、ＣＭＩ（ＩＩ）符号を発生さ
せる。また、ＮＲＺデータビット列のマークビットおよ
びスペースビットを同一時間の間に独立で処理し、ＣＭ
Ｉ（ＩＩ）符号を発生させることにより構成論理素子数
を減少させ、ゲート遅延を最小化してタイミンググリッ
チを最大限に抑制させ、符号パルス幅（クロックパルス
周期Ｔおよび半周期Ｔ／２）の大きさの変化量を最小限
に保持させる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、次の（１）〜（４）の効果
がある。
上記のように構成したので、次の（１）〜（４）の効果
がある。
【００２４】（１）簡単な論理素子を用いてＣＭＩ（Ｉ
Ｉ）符号化機能を具現する。
Ｉ）符号化機能を具現する。
【００２５】（２）ＣＭＩ符号化に際し、ＵＲＺデータ
伝送速度と同一周波数のクロックパルスを使用する。
伝送速度と同一周波数のクロックパルスを使用する。
【００２６】（３）簡単な論理素子により構成されるの
で高速回路の集積化が容易である。
で高速回路の集積化が容易である。
【００２７】（４）ＣＭＩ（ＩＩ）符号のパルス幅の大
きさの変化量が小さく、誤差率を減少させることができ
る。
きさの変化量が小さく、誤差率を減少させることができ
る。
【図１】本発明一実施例の符号変換装置を示すブロック
図である。
図である。
【図２】図１に示す符号変換装置の一例を示す図であ
る。
る。
【図３】図２に示す回路の各部のタイミングの一例を示
すタイミング図である。
すタイミング図である。
【図４】図２に示す回路の各部のタイミングの一例を示
すタイミング図である。
すタイミング図である。
１ リタイミング部 ２ スペースビット発生および遅延部 ３ 交番マークビット発生部 ４ ＣＭＩ符号発生部 Ｕ１，Ｕ２ Ｄフリップフロップ Ｕ３，Ｕ４ ＯＲゲート Ｕ５ 排他的ＯＲゲート Ｕ６ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボン テー キム 大韓民国 デージョン デドック バブド ン ジュゴン アパート 201−1206 (72)発明者 コン チョル パク 大韓民国 デージョン ソーグ ドリョン ドン タウンハウス ３−103
Claims (5)
- 【請求項１】 入力されるＮＲＺデータビット列をこれ
と同期されたクロックにリタイミングするリタイミング
部（１）と、該リタイミング部（１）の一出力端子（Ｑ
１）に接続されて入力されるＮＲＺデータビット列のス
ペースビットと伝送クロックを合成し、交番マークビッ
ト発生部（３）の遅延時間に相当する時間だけ遅延させ
るスペースビット発生および遅延部（２）と、前記リタ
イミング部（１）の他の出力端子（／Ｑ１）に接続され
てリタイミングされたＮＲＺデータビット列でマーク状
態をクロックパルスと合成し２分周してマーク状態を交
番させる交番マークビット発生部（３）と、前記スペー
スビット発生および遅延部（２）と交番マークビット発
生部（３）の出力端子に接続されて前記２つの出力を入
力信号としてＮＲＺデータをＣＭＩ符号に変換するＣＭ
Ｉ符号発生部（４）により構成され、ＮＲＺデータビッ
ト列のマークビットおよびスペースビットは同一時間の
間に独立して処理し、ＣＭＩ符号を発生させることを特
徴とするＮＲＺ／ＣＭＩ（ＩＩ）符号変換装置。 - 【請求項２】 請求項１において、入力データリタイミ
ング部（１）は、データ入力端子（Ｄ１）にＮＲＺデー
タを入力し、クロックパルス入力端子（ＣＰ１）にＮＲ
Ｚデータの同期クロックパルスを入力しリタイミングす
るＤフリップフロップ（Ｕ１）により構成したことを特
徴とするＮＲＺ／ＣＭＩ（ＩＩ）符号変換装置。 - 【請求項３】 請求項１において、スペースビット発生
および遅延部（２）は、前記リタイミング部（１）の一
出力（Ｑ１）に接続されたＯＲゲート（Ｕ３）と、該Ｏ
Ｒゲート（Ｕ３）の出力端子に接続された遅延素子（Ｕ
６）により構成したことを特徴とするＮＲＺ／ＣＭＩ
（ＩＩ）符号変換装置。 - 【請求項４】 請求項１において、交番マークビット発
生部（３）は前記リタイミング部（１）の負出力（／Ｑ
１）が入力されたＯＲゲート（Ｕ４）と、該ＯＲゲート
（Ｕ４）の出力端子をクロック入力端子に接続し負出力
（／Ｑ２）がデータ入力端子（Ｄ２）に帰還され印加さ
れるように接続したＤフリップフロップ（Ｕ２）により
構成され、マーク状態を表わすパルスがクロック入力端
子に印加される毎に状態を変えて２分周されたマークビ
ット状態信号を出力することを特徴とするＮＲＺ／ＣＭ
Ｉ（ＩＩ）符号変換装置。 - 【請求項５】 請求項１において、ＣＭＩ符号発生部
（４）は排他的論理和を演算し、ＮＲＺビット列のマー
クビット区間ではマークビットが交番され、スペースビ
ット区間ではクロックパルスが合成された信号を出力す
る排他的ＯＲゲート（Ｕ５）により構成したことを特徴
とするＮＲＺ／ＣＭＩ（ＩＩ）符号変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1989-18401 | 1989-12-12 | ||
| KR1019890018401A KR920005364B1 (ko) | 1989-12-12 | 1989-12-12 | Nrz/cmi(ii) 부호 변환장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315966A true JPH05315966A (ja) | 1993-11-26 |
Family
ID=19292811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401640A Pending JPH05315966A (ja) | 1989-12-12 | 1990-12-12 | Ｎｒｚ／ｃｍｉ（ｉｉ）符号変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5107263A (ja) |
| JP (1) | JPH05315966A (ja) |
| KR (1) | KR920005364B1 (ja) |
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|---|---|---|---|---|
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| KR930007652B1 (ko) * | 1991-07-19 | 1993-08-14 | 한국전기 통신공사 | Cmi데이터 비트동기를 위한 위상검출기와 연동되어 동작하는 cmi/nrz복호기 |
| US5510786A (en) * | 1994-04-25 | 1996-04-23 | Nec America, Inc. | CMI encoder circuit |
| US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
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| JP2550985B2 (ja) * | 1987-04-21 | 1996-11-06 | 日本電気株式会社 | Ｃｍｉ符号復号器 |
-
1989
- 1989-12-12 KR KR1019890018401A patent/KR920005364B1/ko not_active IP Right Cessation
-
1990
- 1990-12-07 US US07/626,615 patent/US5107263A/en not_active Expired - Fee Related
- 1990-12-12 JP JP2401640A patent/JPH05315966A/ja active Pending
Patent Citations (3)
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| Publication number | Publication date |
|---|---|
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| US5107263A (en) | 1992-04-21 |
| KR920005364B1 (ko) | 1992-07-02 |
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