JP2536435Y2 - パリテイ計数回路 - Google Patents
パリテイ計数回路Info
- Publication number
- JP2536435Y2 JP2536435Y2 JP19960386U JP19960386U JP2536435Y2 JP 2536435 Y2 JP2536435 Y2 JP 2536435Y2 JP 19960386 U JP19960386 U JP 19960386U JP 19960386 U JP19960386 U JP 19960386U JP 2536435 Y2 JP2536435 Y2 JP 2536435Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- terminal
- circuit
- output
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案は、ディジタル伝送路の直列データのパリティ
の発生や検査に使用するパリティ計数回路に関するもの
である。
の発生や検査に使用するパリティ計数回路に関するもの
である。
従来の技術 従来、この種のパリティ計数回路の一例は第３図に示
すように、データ入力端子D,クロック端子C,リセット端
子Ｒおよび正・反転の出力端子Q,を有するＤ型フリッ
プフロップ10と、データ信号２とクロック信号１とを合
成してクロック端子Ｃに入力するための反転ゲート40お
よびナンドゲート50とを有し、反転出力端子をデータ
入力端子Ｄに接続するものであった。
すように、データ入力端子D,クロック端子C,リセット端
子Ｒおよび正・反転の出力端子Q,を有するＤ型フリッ
プフロップ10と、データ信号２とクロック信号１とを合
成してクロック端子Ｃに入力するための反転ゲート40お
よびナンドゲート50とを有し、反転出力端子をデータ
入力端子Ｄに接続するものであった。
またその各点での信号波形は第４図に示すようなもの
であった。
であった。
ここで、シリアルデータの列をD1,D2…,Dn,Pとする
と、第３図の回路はD1 D2 D3 … Dn
Pという排他的論理和の演算を行なっている。まず、デ
ータ列のスタートビットD1が入力されている期間に、リ
セットパルス６がＤ形フリップフロップ10に加えられ
て、フリップフロップ出力５はゼロに初期設定される。
そして、入力データDi（ｉ＝１〜ｎ）が“1"のときは、
次に続くデータDi＋１に同期してフリップフロップが反
転する。すなわち、フリップフロップ10はデータのスタ
ート時にリセットされ、“1"が入力されるごとに出力５
が反転し、第４図においてデータＰが入力されたとき
に、D1 D2 … Dnの演算結果を出力するもの
であった。
と、第３図の回路はD1 D2 D3 … Dn
Pという排他的論理和の演算を行なっている。まず、デ
ータ列のスタートビットD1が入力されている期間に、リ
セットパルス６がＤ形フリップフロップ10に加えられ
て、フリップフロップ出力５はゼロに初期設定される。
そして、入力データDi（ｉ＝１〜ｎ）が“1"のときは、
次に続くデータDi＋１に同期してフリップフロップが反
転する。すなわち、フリップフロップ10はデータのスタ
ート時にリセットされ、“1"が入力されるごとに出力５
が反転し、第４図においてデータＰが入力されたとき
に、D1 D2 … Dnの演算結果を出力するもの
であった。
しかしながら、このパリティ計数回路においては、パ
リティ計数の開始時にフリップフロップ10をリセットす
ることが不可欠であり、しかも第４図に示すように、デ
ータD1の区間内にリセットしなければならない。しか
し、データスピードが上がると、このような幅の狭いリ
セットパルスを発生させることが不可能になるという欠
点があった。
リティ計数の開始時にフリップフロップ10をリセットす
ることが不可欠であり、しかも第４図に示すように、デ
ータD1の区間内にリセットしなければならない。しか
し、データスピードが上がると、このような幅の狭いリ
セットパルスを発生させることが不可能になるという欠
点があった。
考案が解決しようとする問題点 本考案の目的は、上記の欠点、すなわちパリティ計数
の開始時にフリップフロップをリセットすることが必要
であり、データのスピードが上ると、リセットのための
幅の狭いパルスを発生することが困難になるという問題
点を解決したパリティ計数回路を提供することにある。
の開始時にフリップフロップをリセットすることが必要
であり、データのスピードが上ると、リセットのための
幅の狭いパルスを発生することが困難になるという問題
点を解決したパリティ計数回路を提供することにある。
問題点を解決するための手段 本考案のパリティ計数回路は、上述の問題点を解決す
るために、クロック端子、データ端子、リセット端子、
非反転および反転端子を有するＤ型フリップフロップ
と、シリアルデータの最初のデータと同期した初期設定
パルスと前記反転端子からの反転出力とのノアをとるノ
ア回路と、このノア回路の出力と前記シリアルデータ入
力信号との排他的論理和をとり、その出力を前記データ
端子に供給する排他的論理和回路とを有し、前記クロッ
ク端子にクロックのみを入力するとともに前記非反転端
子から出力を取り出し、前記リセット端子に接続線を有
しないようにしている。
るために、クロック端子、データ端子、リセット端子、
非反転および反転端子を有するＤ型フリップフロップ
と、シリアルデータの最初のデータと同期した初期設定
パルスと前記反転端子からの反転出力とのノアをとるノ
ア回路と、このノア回路の出力と前記シリアルデータ入
力信号との排他的論理和をとり、その出力を前記データ
端子に供給する排他的論理和回路とを有し、前記クロッ
ク端子にクロックのみを入力するとともに前記非反転端
子から出力を取り出し、前記リセット端子に接続線を有
しないようにしている。
作用 本考案は上述のように構成したので、シリアルデータ
の最初のデータD1と同期した初期設定パルスを用いて、
D1のデータ値がそのままフリップフロップの入力端子に
入力し、その後１ビット前までの排他的論理和の演算結
果と現在のデータとの排他的論理和がクロックに同期し
て演算されて入力端子に入力される。
の最初のデータD1と同期した初期設定パルスを用いて、
D1のデータ値がそのままフリップフロップの入力端子に
入力し、その後１ビット前までの排他的論理和の演算結
果と現在のデータとの排他的論理和がクロックに同期し
て演算されて入力端子に入力される。
実施例 次に本考案の実施例について図面を参照して説明す
る。
る。
本考案の一実施例をブロック図で示す第１図を参照す
ると、本考案のパリティ計数回路は、データ入力端子Ｄ
と、クロック端子Ｃと、正，反転の出力端子Ｑおよび
とを有するＤ型フリップフロップ回路10と、この反転出
力と初期設定パルス４とのノアを行うためのノア回路
20と、このノア回路20の出力と入力データ２との排他的
論理和を行ってデータ入力端子Ｄへ入力するためのイク
スクルーシブオア回路30とからなっている。また第２図
は第１図の本実施例の各点の信号波形を示している。
ると、本考案のパリティ計数回路は、データ入力端子Ｄ
と、クロック端子Ｃと、正，反転の出力端子Ｑおよび
とを有するＤ型フリップフロップ回路10と、この反転出
力と初期設定パルス４とのノアを行うためのノア回路
20と、このノア回路20の出力と入力データ２との排他的
論理和を行ってデータ入力端子Ｄへ入力するためのイク
スクルーシブオア回路30とからなっている。また第２図
は第１図の本実施例の各点の信号波形を示している。
次に、第１図および第２図を用いて本実施例の動作に
ついて説明する。フリップフロップ回路10にシリアルデ
ータの最初のデータD1が入力する初期設定時に、D1に同
期した初期設定パルス４が“1"となり、ノア回路20の出
力は“0"となるから、イクスクルーシブオア回路30によ
って、D1のデータ値がそのままフリップフロップ回路10
の入力端子Ｄに入力する。以後は１ビット前までの演算
結果と現在のデータとの排他的論理和がクロック１に同
期して演算される。
ついて説明する。フリップフロップ回路10にシリアルデ
ータの最初のデータD1が入力する初期設定時に、D1に同
期した初期設定パルス４が“1"となり、ノア回路20の出
力は“0"となるから、イクスクルーシブオア回路30によ
って、D1のデータ値がそのままフリップフロップ回路10
の入力端子Ｄに入力する。以後は１ビット前までの演算
結果と現在のデータとの排他的論理和がクロック１に同
期して演算される。
したがって従来同様の演算が、幅の狭いリセットパル
スを用いることなく実現できるという利点がある。
スを用いることなく実現できるという利点がある。
考案の効果 以上説明したように、本考案によれば、Ｄ型フリップ
フロップと、この反転出力とデータの最初のビットに同
期した初期設定パルスとの論理和を行うノア回路と、こ
の出力と入力データとの排他的論理和を行うイクスクル
ーシブオア回路とを設けることにより、初期設定のため
の幅の狭いパルスを発生させる必要がなく、高速動作が
可能になるという効果がある。
フロップと、この反転出力とデータの最初のビットに同
期した初期設定パルスとの論理和を行うノア回路と、こ
の出力と入力データとの排他的論理和を行うイクスクル
ーシブオア回路とを設けることにより、初期設定のため
の幅の狭いパルスを発生させる必要がなく、高速動作が
可能になるという効果がある。
第１図は本考案のパリティ計数回路のブロック図、第２
図は第１図での各点での信号波形図、第３図は従来のパ
リティ計数回路のブロック図、第４図は第３図での各点
での信号波形図である。 １……クロック、２……データ、３……入力データの
例、４……初期設定パルス、５……出力、10……Ｄ型フ
リップフロップ、20……ノア回路、30……イクスクルー
シブオア回路。
図は第１図での各点での信号波形図、第３図は従来のパ
リティ計数回路のブロック図、第４図は第３図での各点
での信号波形図である。 １……クロック、２……データ、３……入力データの
例、４……初期設定パルス、５……出力、10……Ｄ型フ
リップフロップ、20……ノア回路、30……イクスクルー
シブオア回路。
Claims (1)
- 【請求項１】クロック端子、データ端子、リセット端
子、非反転および反転端子を有するＤ型フリップフロッ
プと、 シリアルデータの最初のデータと同期した初期設定パル
スと前記反転端子からの反転出力とのノアをとるノア回
路と、 このノア回路の出力と前記シリアルデータ入力信号との
排他的論理和をとり、その出力を前記データ端子に供給
する排他的論理和回路とを有し、 前記クロック端子にクロックのみを入力するとともに前
記非反転端子から出力を取り出し、前記リセット端子に
接続線を有しないようにしたことを特徴とするパリティ
計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19960386U JP2536435Y2 (ja) | 1986-12-29 | 1986-12-29 | パリテイ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19960386U JP2536435Y2 (ja) | 1986-12-29 | 1986-12-29 | パリテイ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108234U JPS63108234U (ja) | 1988-07-12 |
| JP2536435Y2 true JP2536435Y2 (ja) | 1997-05-21 |
Family
ID=31161381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19960386U Expired - Lifetime JP2536435Y2 (ja) | 1986-12-29 | 1986-12-29 | パリテイ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536435Y2 (ja) |
-
1986
- 1986-12-29 JP JP19960386U patent/JP2536435Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63108234U (ja) | 1988-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03136513A (ja) | クロック信号の前縁および後縁の両方でデータをサンプルできるｂ型フリップフロップにｄ型フリップフロップを変換する装置 | |
| US4075569A (en) | Digital method and apparatus for dynamically generating an output pulse train having a desired duty cycle from an input pulse train | |
| US4503549A (en) | Interpolating function generator for transmitter square root extraction | |
| JP2536435Y2 (ja) | パリテイ計数回路 | |
| JP2625249B2 (ja) | フレーム検出回路 | |
| JPH05315966A (ja) | Ｎｒｚ／ｃｍｉ（ｉｉ）符号変換装置 | |
| JPH06232699A (ja) | パルス発生装置 | |
| JP2590935B2 (ja) | デジタル伝送データ再生回路 | |
| JP3144086B2 (ja) | 擾乱付加信号発生回路 | |
| JPH0316054B2 (ja) | ||
| JPS60165853A (ja) | デ−タ受信回路における信号復元回路 | |
| JPH0628830Y2 (ja) | Ｐｗｍ信号発生回路 | |
| JPH02101824A (ja) | 巡回冗長検査符号生成装置 | |
| SU871339A1 (ru) | Делитель частоты следовани импульсов | |
| JP2591210B2 (ja) | 信号検出回路 | |
| JPS6390251A (ja) | 交番信号監視回路 | |
| JPS581002Y2 (ja) | 通信制御装置 | |
| JPH0516741Y2 (ja) | ||
| JPS60236535A (ja) | 可変フレ−ムパルス方式 | |
| JPS59174759U (ja) | 符号判定回路 | |
| JPH0396140A (ja) | Ｒｚ符号同期回路 | |
| JPS61292416A (ja) | バ−ストクロツク分周回路 | |
| JPS63234652A (ja) | 交番信号発生回路 | |
| JPH039661B2 (ja) | ||
| JPH0134493B2 (ja) |