JP2625249B2 - フレーム検出回路 - Google Patents
フレーム検出回路Info
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- JP2625249B2 JP2625249B2 JP2267851A JP26785190A JP2625249B2 JP 2625249 B2 JP2625249 B2 JP 2625249B2 JP 2267851 A JP2267851 A JP 2267851A JP 26785190 A JP26785190 A JP 26785190A JP 2625249 B2 JP2625249 B2 JP 2625249B2
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- signal
- counter
- reset
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャラクタ同期方式のフレーム検出回路に
関する。
関する。
本発明は、フレーミングされたデータ列からフレーム
ビットを発見する手段において、 前方保護を行うカウンタに、ハンティング中は、毎フ
レームを連続してカウントさせることにより、 フレーム同期確立までの時間を短縮することができる
ようにしたものである。
ビットを発見する手段において、 前方保護を行うカウンタに、ハンティング中は、毎フ
レームを連続してカウントさせることにより、 フレーム同期確立までの時間を短縮することができる
ようにしたものである。
一般にフレーム検出回路は、フレーミングされたデー
タ列の中からフレームビットを素早く発見し、通信が可
能であることを出力情報とする回路である。
タ列の中からフレームビットを素早く発見し、通信が可
能であることを出力情報とする回路である。
第７図は従来のフレーム検出回路の一例を示す回路図
であり、第８図はそのタイムチャートである。第７図に
示すように、データ比較器５では期待のフレームデータ
が入力端子１から入力されたときに一致信号18を出力
し、第１の５進カウンタ７をカウントする。これにより
ハンティング区間となり、１フレーム時間ごとにデータ
比較命令信号17を出力し、そのときに一致信号18が出力
されていれば第１の５進カウンタ７をカウントし、出力
されていなければ第２の５進カウンタ８をカウントす
る。第１の５進カウンタ７がフルカウントしてCA端子が
ハイレベルになり、同期検出信号４がハイレベルになる
と、同時に微分回路９でリセットパルスを生成して第１
の５進カウンタ７および第２の５進カウンタ８をリセッ
トする。一方、第２の５進カウンタ８がフルカウントし
てCA端子がハイレベルになると、同期検出信号４がロウ
レベルになると同時に微分回路10でリセットパルスを生
成し、第１の５進カウンタ７、第２の５進カウンタ８お
よびデータ比較信号発生器６をリセットし、再びハンテ
ィング区間になり、フレームデータと同じ信号が入力端
子１に入力されるのを待つ。
であり、第８図はそのタイムチャートである。第７図に
示すように、データ比較器５では期待のフレームデータ
が入力端子１から入力されたときに一致信号18を出力
し、第１の５進カウンタ７をカウントする。これにより
ハンティング区間となり、１フレーム時間ごとにデータ
比較命令信号17を出力し、そのときに一致信号18が出力
されていれば第１の５進カウンタ７をカウントし、出力
されていなければ第２の５進カウンタ８をカウントす
る。第１の５進カウンタ７がフルカウントしてCA端子が
ハイレベルになり、同期検出信号４がハイレベルになる
と、同時に微分回路９でリセットパルスを生成して第１
の５進カウンタ７および第２の５進カウンタ８をリセッ
トする。一方、第２の５進カウンタ８がフルカウントし
てCA端子がハイレベルになると、同期検出信号４がロウ
レベルになると同時に微分回路10でリセットパルスを生
成し、第１の５進カウンタ７、第２の５進カウンタ８お
よびデータ比較信号発生器６をリセットし、再びハンテ
ィング区間になり、フレームデータと同じ信号が入力端
子１に入力されるのを待つ。
従来のフレーム検出回路では、最初に発見した位置が
フレームビットではなく期待していたフレームデータと
同じデータであった場合に、その後１フレームごとのデ
ータ比較位置に再びフレームデータと同じデータが何回
かくると第２のカウンタがフルカウントするまでの時間
が長くなり、次のフレームデータ一の発見が遅れるの
で、フレーム同期角までの時間が長くなる欠点がある。
フレームビットではなく期待していたフレームデータと
同じデータであった場合に、その後１フレームごとのデ
ータ比較位置に再びフレームデータと同じデータが何回
かくると第２のカウンタがフルカウントするまでの時間
が長くなり、次のフレームデータ一の発見が遅れるの
で、フレーム同期角までの時間が長くなる欠点がある。
本発明は、このような欠点を除去するもので、ハンテ
ィング区間中正しくないフレームビット位置でフレーム
データと同じデータを発見してしまった場合に短い時間
で次のフレームデータ発見ができるフレーム検出回路を
提供することを目的とする。
ィング区間中正しくないフレームビット位置でフレーム
データと同じデータを発見してしまった場合に短い時間
で次のフレームデータ発見ができるフレーム検出回路を
提供することを目的とする。
第一発明は、与えられた第一パルス信号を計数し、フ
ルカウント時にセット信号を生成する第一カウンタと、
与えられた第二パルス信号を計数する第二カウンタと、
上記第二カウンタのフルカウント時に出力される信号を
反転し、さらに、この反転された信号と上記セット信号
とのノア演算を行ってリセット信号を生成する第一演算
回路、上記セット信号に応じて同期検出信号を生成し、
上記リセット信号に応じて同期検出信号のレベルが反転
された信号を生成する第一フリップフロップと、通信デ
ータと期待されるフレームビットとの一致時に一致信号
を出力するデータ比較器と、この一致信号に応じて出力
がセットされる第二フリップフロップと、通信データの
クロックが与えられ、この第二フリップフロップの出力
でリセットされ、データ比較信号を発生するデータ比較
信号発生器とを備えたフレーム検出回路において、上記
一致信号と上記データ比較信号とのアンド演算を行い、
この演算結果を第一パルス信号として上記第一カウンタ
手段に与える第二演算手段と、上記一致信号と上記同期
検出信号とのナンド演算を行い、さらに、この演算結果
と上記データ比較信号とのアンド演算を行い、この演算
結果を第二パルス信号として上記第二カウンタ手段に与
える第三演算手段とを備え、上記第二フリップフロップ
は上記リセット信号に応じてその出力がリセットされる
構成であることを特徴とする。
ルカウント時にセット信号を生成する第一カウンタと、
与えられた第二パルス信号を計数する第二カウンタと、
上記第二カウンタのフルカウント時に出力される信号を
反転し、さらに、この反転された信号と上記セット信号
とのノア演算を行ってリセット信号を生成する第一演算
回路、上記セット信号に応じて同期検出信号を生成し、
上記リセット信号に応じて同期検出信号のレベルが反転
された信号を生成する第一フリップフロップと、通信デ
ータと期待されるフレームビットとの一致時に一致信号
を出力するデータ比較器と、この一致信号に応じて出力
がセットされる第二フリップフロップと、通信データの
クロックが与えられ、この第二フリップフロップの出力
でリセットされ、データ比較信号を発生するデータ比較
信号発生器とを備えたフレーム検出回路において、上記
一致信号と上記データ比較信号とのアンド演算を行い、
この演算結果を第一パルス信号として上記第一カウンタ
手段に与える第二演算手段と、上記一致信号と上記同期
検出信号とのナンド演算を行い、さらに、この演算結果
と上記データ比較信号とのアンド演算を行い、この演算
結果を第二パルス信号として上記第二カウンタ手段に与
える第三演算手段とを備え、上記第二フリップフロップ
は上記リセット信号に応じてその出力がリセットされる
構成であることを特徴とする。
第二発明は、与えられた第一パルス信号を計数し、フ
ルカウント時にセット信号を生成する第一カウンタと、
与えられた第二パルス信号を計数する第二カウンタと、
上記第二カウンタのフルカウント時に出力される信号を
反転し、さらに、この反転された信号と上記セット信号
とのノア演算を行ってリセット信号を生成する第一演算
回路と、上記セット信号に応じて同期検出信号を生成
し、上記リセット信号に応じて同期検出信号のレベルが
反転された信号を生成する第一フリップフロップと、通
信データと期待されるフレームビットとの一致時に一致
信号を出力するデータ比較器と、この一致信号に応じて
出力がセットされる第二フリップフロップと、通信デー
タのクロックが与えられ、この第二フリップフロップの
出力でリセットされ、データ比較信号を発生するデータ
比較信号発生器とを備えたフレーム検出回路において、
上記データ比較器は、上記データ比較信号に応じてエネ
ーブル状態に設定される構成であり、上記データ比較信
号を上記第一パルス信号として上記第一カウンタ手段に
与える回路手段と、上記一致信号と上記同期検出信号と
のナンド演算を行い、さらに、この演算結果と上記デー
タ比較信号とのアンド演算を行い、この演算結果を第二
パルス信号として上記第二カウンタ手段に与える第二演
算手段とを備え、上記第二フリップフロップは上記リセ
ット信号に応じてその出力がリセットされる構成である
ことを特徴とする。
ルカウント時にセット信号を生成する第一カウンタと、
与えられた第二パルス信号を計数する第二カウンタと、
上記第二カウンタのフルカウント時に出力される信号を
反転し、さらに、この反転された信号と上記セット信号
とのノア演算を行ってリセット信号を生成する第一演算
回路と、上記セット信号に応じて同期検出信号を生成
し、上記リセット信号に応じて同期検出信号のレベルが
反転された信号を生成する第一フリップフロップと、通
信データと期待されるフレームビットとの一致時に一致
信号を出力するデータ比較器と、この一致信号に応じて
出力がセットされる第二フリップフロップと、通信デー
タのクロックが与えられ、この第二フリップフロップの
出力でリセットされ、データ比較信号を発生するデータ
比較信号発生器とを備えたフレーム検出回路において、
上記データ比較器は、上記データ比較信号に応じてエネ
ーブル状態に設定される構成であり、上記データ比較信
号を上記第一パルス信号として上記第一カウンタ手段に
与える回路手段と、上記一致信号と上記同期検出信号と
のナンド演算を行い、さらに、この演算結果と上記デー
タ比較信号とのアンド演算を行い、この演算結果を第二
パルス信号として上記第二カウンタ手段に与える第二演
算手段とを備え、上記第二フリップフロップは上記リセ
ット信号に応じてその出力がリセットされる構成である
ことを特徴とする。
入力信号データと期待データとのデータ照合をデータ
比較器で行う。第１のカウンタは１フレーム時間ごとに
データ比較器で比較した結果が確立したときカウント
し、第２のカウンタはフレーム同期が確立しているとき
は１フレーム時間ごとにデータ比較器で比較した結果が
不一致のときカウントし、フレーム同期がはずれている
ときはデータ比較器の結果に関係なくカウントし、第１
のカウンタがフルカウントしたときに同期検出信号をハ
イレベルにし、第２のカウンタがフルカウントしたとき
は同期検出信号をロウレベルにし、第１および第２のカ
ウンタが同時にフルカウントしたときは同期検出信号を
ハイレベルにし、第１および第２のカウンタが各々また
は同時にフルカウントしたときに第１および第２のカウ
ンタをリセットする。
比較器で行う。第１のカウンタは１フレーム時間ごとに
データ比較器で比較した結果が確立したときカウント
し、第２のカウンタはフレーム同期が確立しているとき
は１フレーム時間ごとにデータ比較器で比較した結果が
不一致のときカウントし、フレーム同期がはずれている
ときはデータ比較器の結果に関係なくカウントし、第１
のカウンタがフルカウントしたときに同期検出信号をハ
イレベルにし、第２のカウンタがフルカウントしたとき
は同期検出信号をロウレベルにし、第１および第２のカ
ウンタが同時にフルカウントしたときは同期検出信号を
ハイレベルにし、第１および第２のカウンタが各々また
は同時にフルカウントしたときに第１および第２のカウ
ンタをリセットする。
以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図はこの実施例の構成を示す回路接続図であり、
第２図は第１図の微分回路９および10のタイミング図で
あり、第３図は第１図の第１および第２の５進カウンタ
７および８のタイミング図であり、第４図はこの実施例
の動作を示すタイミングチャートである。
第２図は第１図の微分回路９および10のタイミング図で
あり、第３図は第１図の第１および第２の５進カウンタ
７および８のタイミング図であり、第４図はこの実施例
の動作を示すタイミングチャートである。
第一実施例は、第１図に示すように、与えられた第一
パルス信号を計数し、フルカウント時にセット信号を生
成する第一カウンタである第一の５進カウンタ７と、与
えられた第二パルス信号を計数する第二カウンタである
第二の５進カウンタ８と、上記第二カウンタのフルカウ
ント時に出力される信号を反転し、さらに、この反転さ
れた信号と上記セット信号とのノア演算を行ってリセッ
ト信号を生成する第一演算回路であるインバータ13およ
びノア回路14と、上記セット信号に応じて同期検出信号
４を生成し、上記リセット信号に応じて同期検出信号４
のレベルが反転された信号を生成する第一フリップフロ
ップであるRSフリップフロップ16と、通信データと期待
されるフレームビットとの一致時に一致信号18を出力す
るデータ比較器５と、この一致信号18に応じて出力がセ
ットされる第二フリップフロップであるRSフリップフロ
ップ20と、通信データのクロックが与えられ、この第二
フリップフロップの出力でリセットされ、データ比較命
令信号17を発生するデータ比較信号発生器６とを備え、
さらに、本発明の特徴とする手段として、一致信号18と
データ比較命令信号17とのアンド演算を行い、この演算
結果を第一パルス信号として上記第一カウンタ手段に与
える第二演算手段であるアンド回路12と、一致信号18と
同期検出信号４とのナンド演算を行い、さらに、この演
算結果とデータ比較令名信号17とのアンド演算を行い、
この演算結果を第二パルス信号として上記第二カウンタ
手段に与える第三演算手段であるナンド回路11およびア
ンド回路12とを備え、上記第二フリップフロップは上記
リセット信号に応じてその出力がリセットされる構成で
ある。
パルス信号を計数し、フルカウント時にセット信号を生
成する第一カウンタである第一の５進カウンタ７と、与
えられた第二パルス信号を計数する第二カウンタである
第二の５進カウンタ８と、上記第二カウンタのフルカウ
ント時に出力される信号を反転し、さらに、この反転さ
れた信号と上記セット信号とのノア演算を行ってリセッ
ト信号を生成する第一演算回路であるインバータ13およ
びノア回路14と、上記セット信号に応じて同期検出信号
４を生成し、上記リセット信号に応じて同期検出信号４
のレベルが反転された信号を生成する第一フリップフロ
ップであるRSフリップフロップ16と、通信データと期待
されるフレームビットとの一致時に一致信号18を出力す
るデータ比較器５と、この一致信号18に応じて出力がセ
ットされる第二フリップフロップであるRSフリップフロ
ップ20と、通信データのクロックが与えられ、この第二
フリップフロップの出力でリセットされ、データ比較命
令信号17を発生するデータ比較信号発生器６とを備え、
さらに、本発明の特徴とする手段として、一致信号18と
データ比較命令信号17とのアンド演算を行い、この演算
結果を第一パルス信号として上記第一カウンタ手段に与
える第二演算手段であるアンド回路12と、一致信号18と
同期検出信号４とのナンド演算を行い、さらに、この演
算結果とデータ比較令名信号17とのアンド演算を行い、
この演算結果を第二パルス信号として上記第二カウンタ
手段に与える第三演算手段であるナンド回路11およびア
ンド回路12とを備え、上記第二フリップフロップは上記
リセット信号に応じてその出力がリセットされる構成で
ある。
次に、この実施例の動作を説明する。
入力端子１には通信データが入力され、入力端子２に
は期待されるフレームビットが入力され、データ比較器
５で判定され、一致したときに一致信号18がハイレベル
になる。データクロック入力端子３にはデータと同じ速
さのクロックが入力され、データ比較信号発生器６から
は１フレームごとにデータ比較命令信号17が発生され、
そのときに一致信号18がハイレベルであると第１の５進
カウンタ７がカウントされ、第２の５進カウンタ８は同
期検出信号４がロウレベルであるハンティング区間のと
きに一致信号18に関係なくカウントされ、同期検出信号
４がハイレベルである同期確立中のときに一致信号18が
ロウレベルであればカウントされる。RSフリップフロッ
プ16はＳ入力がハイレベルになるとＱ出力はハイレベル
になり、Ｒ入力がハイレベルになるとＱ出力がロウレベ
ルになる。第１の５進カウンタ７の状態が「４」になる
とCA出力はハイレベルになり、同期検出信号４がハイレ
ベルになり、同期確立になると同時に第１および第２の
５進カウンタ７および８をリセットし、状態「０」にす
る。一方、第２の５進カウンタ８の状態が「４」になる
と、CA出力はハイレベルになり、同期検出信号４がロウ
ベレルになり、ハンティングになると同時に第１および
第２の５進カウンタ７および８をリセットして状態
「０」にし、データ比較信号発生器６もリセットし、再
びフレームビットと同じ通信データが入力されるのを待
つ。したがって、ハンティング中は前方保護である第２
の５進カウンタ８は毎フレームをカウントするので、擬
似フレーム同期のとき従来のフレーム検出回路より短い
時間で次のハンティングに移ることができる。
は期待されるフレームビットが入力され、データ比較器
５で判定され、一致したときに一致信号18がハイレベル
になる。データクロック入力端子３にはデータと同じ速
さのクロックが入力され、データ比較信号発生器６から
は１フレームごとにデータ比較命令信号17が発生され、
そのときに一致信号18がハイレベルであると第１の５進
カウンタ７がカウントされ、第２の５進カウンタ８は同
期検出信号４がロウレベルであるハンティング区間のと
きに一致信号18に関係なくカウントされ、同期検出信号
４がハイレベルである同期確立中のときに一致信号18が
ロウレベルであればカウントされる。RSフリップフロッ
プ16はＳ入力がハイレベルになるとＱ出力はハイレベル
になり、Ｒ入力がハイレベルになるとＱ出力がロウレベ
ルになる。第１の５進カウンタ７の状態が「４」になる
とCA出力はハイレベルになり、同期検出信号４がハイレ
ベルになり、同期確立になると同時に第１および第２の
５進カウンタ７および８をリセットし、状態「０」にす
る。一方、第２の５進カウンタ８の状態が「４」になる
と、CA出力はハイレベルになり、同期検出信号４がロウ
ベレルになり、ハンティングになると同時に第１および
第２の５進カウンタ７および８をリセットして状態
「０」にし、データ比較信号発生器６もリセットし、再
びフレームビットと同じ通信データが入力されるのを待
つ。したがって、ハンティング中は前方保護である第２
の５進カウンタ８は毎フレームをカウントするので、擬
似フレーム同期のとき従来のフレーム検出回路より短い
時間で次のハンティングに移ることができる。
第５図は本発明の第二実施例の構成を示す回路接続図
であり、第６図は第５図のタイミングチャートである。
であり、第６図は第５図のタイミングチャートである。
第二実施例は、第５図に示すように、与えられた第一
パルス信号を計数し、フルカウント時にセット信号を生
成する第一カウンタである第一の５進カウンタ７と、与
えられた第二パルス信号を計数する第二カウンタである
第一の５進カウンタ８と、上記第二カウンタのフルカウ
ント時に出力される信号を反転し、さらに、この反転さ
れた信号と上記セット信号とのノア演算を行ってリセッ
ト信号を生成する第一演算回路であるインバータ13およ
びノア回路14と、上記セット信号に応じて同期検出信号
を生成し、上記リセット信号に応じて同期検出信号４の
レベルが反転された信号を生成にする第一フリップフロ
ップであるRSフリップフロップ16と、通信データと期待
されるフレームビットとの一致時に一致信号18を出力す
るデータ比較器５と、この一致信号18に応じて出力がセ
ットされる第二フリップフロップであるRSフリップフロ
ップ20と、通信データのクロックが与えられ、この第二
フリップフロップの出力でリセットされ、データ比較命
令信号17を発生するデータ比較信号発生器６とを備え、
さらに、本発明の特徴とする手段として、データ比較器
５は、上記データ比較信号に応じてエネーブル状態に設
定される構成であり、データ比較命令信号17を上記第一
パルス信号として上記第一カウンタ手段に与える回路手
段と、一致信号18と同期検出信号４とのナンド演算を行
い、さらに、この演算結果と上記データ比較信号とのア
ンド演算を行い、この演算結果を第二パルス信号として
上記第二カウンタ手段に与える第二演算手段であるナン
ド回路11およびアンド回路12とを備え、上記第二フリッ
プフロップ20は上記リセット信号に応じてその出力がリ
セットされる構成である。
パルス信号を計数し、フルカウント時にセット信号を生
成する第一カウンタである第一の５進カウンタ７と、与
えられた第二パルス信号を計数する第二カウンタである
第一の５進カウンタ８と、上記第二カウンタのフルカウ
ント時に出力される信号を反転し、さらに、この反転さ
れた信号と上記セット信号とのノア演算を行ってリセッ
ト信号を生成する第一演算回路であるインバータ13およ
びノア回路14と、上記セット信号に応じて同期検出信号
を生成し、上記リセット信号に応じて同期検出信号４の
レベルが反転された信号を生成にする第一フリップフロ
ップであるRSフリップフロップ16と、通信データと期待
されるフレームビットとの一致時に一致信号18を出力す
るデータ比較器５と、この一致信号18に応じて出力がセ
ットされる第二フリップフロップであるRSフリップフロ
ップ20と、通信データのクロックが与えられ、この第二
フリップフロップの出力でリセットされ、データ比較命
令信号17を発生するデータ比較信号発生器６とを備え、
さらに、本発明の特徴とする手段として、データ比較器
５は、上記データ比較信号に応じてエネーブル状態に設
定される構成であり、データ比較命令信号17を上記第一
パルス信号として上記第一カウンタ手段に与える回路手
段と、一致信号18と同期検出信号４とのナンド演算を行
い、さらに、この演算結果と上記データ比較信号とのア
ンド演算を行い、この演算結果を第二パルス信号として
上記第二カウンタ手段に与える第二演算手段であるナン
ド回路11およびアンド回路12とを備え、上記第二フリッ
プフロップ20は上記リセット信号に応じてその出力がリ
セットされる構成である。
データ比較器19はＥ入力がハイレベルのときに入力端
子１と入力端子２を比較し、一致しているときに一致信
号18をハイレベルにする。したがって、データ比較信号
発生器６から１フレームごとに発生するデータ比較命令
信号17がハイレベルになったときのみデータの比較をす
る。第１の５進カウンタ７および第２の５進カウンタ８
以降の動作については第１の実施例と同様である。
子１と入力端子２を比較し、一致しているときに一致信
号18をハイレベルにする。したがって、データ比較信号
発生器６から１フレームごとに発生するデータ比較命令
信号17がハイレベルになったときのみデータの比較をす
る。第１の５進カウンタ７および第２の５進カウンタ８
以降の動作については第１の実施例と同様である。
本発明は、以上説明したように、ハンティング中に存
在した擬似同期信号の回数をＮとすれば、フレーム同期
確立までの時間についておそよ１フレーム時間のＮ倍相
当分を短縮することができる効果がある。
在した擬似同期信号の回数をＮとすれば、フレーム同期
確立までの時間についておそよ１フレーム時間のＮ倍相
当分を短縮することができる効果がある。
第１図は、本発明第一実施例の構成を示す回路接続図。 第２図は、第１図中の微分回路の動作を示すタイミング
図。 第３図は、第１図中の５進カウンタの動作を示すタイミ
ング図。 第４図は、本発明第一実施例の動作を示すタイミング
図。 第５図は、本発明第二実施例の構成を示す回路接続図。 第６図は、本発明第二実施例の動作を示すタイミング
図。 第７図は、従来例の構成を示す回路接続図。 第８図は、従来例の動作を示すタイミング図。 １、２……入力端子、３……データクロック入力端子、
４……同期検出信号、５、19……データ比較器、６……
データ比較信号発生器、７……第１の５進カウンタ、８
……第２の５進カウンタ、９、10……微分回路、11……
ナンド回路、12……アンド回路、13……インバータ、14
……ノア回路、15……オア回路、16、20……RSフリップ
フロップ、17……データ比較命令信号、18……一致信
号。
図。 第３図は、第１図中の５進カウンタの動作を示すタイミ
ング図。 第４図は、本発明第一実施例の動作を示すタイミング
図。 第５図は、本発明第二実施例の構成を示す回路接続図。 第６図は、本発明第二実施例の動作を示すタイミング
図。 第７図は、従来例の構成を示す回路接続図。 第８図は、従来例の動作を示すタイミング図。 １、２……入力端子、３……データクロック入力端子、
４……同期検出信号、５、19……データ比較器、６……
データ比較信号発生器、７……第１の５進カウンタ、８
……第２の５進カウンタ、９、10……微分回路、11……
ナンド回路、12……アンド回路、13……インバータ、14
……ノア回路、15……オア回路、16、20……RSフリップ
フロップ、17……データ比較命令信号、18……一致信
号。
Claims (2)
- 【請求項１】与えられた第一パルス信号を計数し、フル
カウント時にセット信号を生成する第一カウンタと、与
えられた第二パルス信号を計数する第二カウンタと、上
記第二カウンタのフルカウント時に出力される信号を反
転し、さらに、この反転された信号と上記セット信号と
のノア演算を行ってリセット信号を生成する第一演算回
路、上記セット信号に応じて同期検出信号を生成し、上
記リセット信号に応じて同期検出信号のレベルが反転さ
れた信号を生成する第一フリップフロップと、通信デー
タと期待されるフレームビットとの一致時に一致信号を
出力するデータ比較器と、この一致信号に応じて出力が
セットされる第二フリップフロップと、通信データのク
ロックが与えられ、この第二フリップフロップの出力で
リセットされ、データ比較信号を発生するデータ比較信
号発生器とを備えたフレーム検出回路において、 上記一致信号と上記データ比較信号とのアンド演算を行
い、この演算結果を第一パルス信号として上記第一カウ
ンタ手段に与える第二演算手段と、上記一致信号と上記
同期検出信号とのナンド演算を行い、さらに、この演算
結果と上記データ比較信号とのアンド演算を行い、この
演算結果を第二パルス信号として上記第二カウンタ手段
に与える第三演算手段とを備え、 上記第二フリップフロップは上記リセット信号に応じて
その出力がリセットされる構成である ことを特徴とするフレーム検出回路。 - 【請求項２】与えられた第一パルス信号を計数し、フル
カウント時にセット信号を生成する第一カウンタと、与
えられた第二パルス信号を計数する第二カウンタと、上
記第二カウンタのフルカウント時に出力される信号を反
転し、さらに、この反転された信号と上記セット信号と
のノア演算を行ってリセット信号を生成する第一演算回
路と、上記セット信号に応じて同期検出信号を生成し、
上記リセット信号に応じて同期検出信号のレベルが反転
された信号を生成する第一フリップフロップと、通信デ
ータと期待されるフレームビットとの一致時に一致信号
を出力するデータ比較器と、この一致信号に応じて出力
がセットされる第二フリップフロップと、通信データの
クロックが与えられ、この第二フリップフロップの出力
でリセットされ、データ比較信号を発生するデータ比較
信号発生器とを備えたフレーム検出回路において、 上記データ比較器は、上記データ比較信号に応じてエネ
ーブル状態に設定される構成であり、 上記データ比較信号を上記第一パルス信号として上記第
一カウンタ手段に与える回路手段と、上記一致信号と上
記同期検出信号とのナンド演算を行い、さらに、この演
算結果と上記データ比較信号とのアンド演算を行い、こ
の演算結果を第二パルス信号として上記第二カウンタ手
段に与える第二演算手段とを備え、 上記第二フリップフロップは上記リセット信号に応じて
その出力がリセットされる構成である ことを特徴とするフレーム検出回路。
Priority Applications (5)
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|---|---|---|---|
| JP2267851A JP2625249B2 (ja) | 1990-10-04 | 1990-10-04 | フレーム検出回路 |
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| DE69120364T DE69120364T2 (de) | 1990-10-04 | 1991-10-04 | Verfahren und Gerät zur Wahrnehmung einer Rahmenbitfolge in einem digitalen Datenübertragungssystem |
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|---|---|---|---|
| JP2267851A JP2625249B2 (ja) | 1990-10-04 | 1990-10-04 | フレーム検出回路 |
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