JPS585543B2 - フレ−ム同期装置 - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタル通信における到来信号中のフレー
ムに同期させるフレーム同期装置に関スるものである。

デイジタル通信においてはチャネルの分離などのために
伝送されるデイジタル信号中のフレーム位置を知るため
フレーム同期の手段が必要である。

通常は伝送されるデイジタル信号中にあらかじめ決めら
れたフレーム同期バタンと呼ばれる特定パタンをフレー
ム同期毎に挿入し、受信側ではこのフレーム同期パタン
を照合検索し受信装置のフレームカウンタを同期させる
ことによってフレーム同期をとる。

先ず従来のフレーム同期装置の構成及び動作について第
１図を参照して説明する。

これは同期復帰方式として１ビット即時シフト方式、保
護カウンタの構成としてリセットカウンタ方式を採用し
た場合である。

入力クロツクＡ及び入力データＢは各々入力端子１１及
び１２からフレーム同期装置に入力され、フレーム同期
パルスＣが出力端子１３から出力される。

フレームカウンタ１４は禁止ゲート１５を通過した入力
クロツクＡで駆動さね、フレーム同期パルスＣを出力端
子１３及びバタン発生回路１６に送出する。

バタン発生回路１６はフレーム同期パルスＣが到来する
毎にフレーム同期パタンを発生しバタン照合回路１７に
送出する。

バタン照合回路１７ではバタン発生回路１６からのバタ
ンと入力端子１２からの入カデータＢのパタンとを照合
し、一致ならばパタン一致パルスＤを、不一致ならばバ
タン不一致パルスをフレーム同期パルス位置で発生する
。

前方保護カウンタ１８及び後方保護カウンタ１９が設け
られ、前方保護カウンタ１８は伝送路等で生じる符号誤
りによってフレーム同期が誤まってはずれるのを防止す
るもので、バタン不一致パルスＥを計数入力とし、パタ
ン一致パルスＤでリセットされる。

前方保護カウンタ１８をＭ１＋１進カウンタ（“０”か
ら“Ｍ”まで計数する）とするとまれに発生する符号誤
りが原因でバタン不一致が検出されても前方保護カウン
タ１８の計数値は“Ｍ１”に達せず、真の同期はずれが
生じた時に計数値は“Ｍ１“に達してパルスＦを発生し
てＳ−Ｒフリツプフロツプ２１をセットする。

Ｓ−Ｒフリップフロツプ２１はそのＱ出力Ｈが高（Ｈ）
レベルの時は同期はずれ状態を表わし、低（Ｌ）レベル
の時は同期正常状態であることを表わす。

Ｓ−Ｒフリツプフロツプ２１のＱ出力Ｈとバタン不一致
パルスＥとのＡＮＤがＡＮＤゲート２２でとられ、ＡＮ
Ｄゲート２２の出力■は禁止ゲート１５の禁止入力に加
えられる。

このような構成のため同期はずれ状態でバタン不一致が
検出された時、ＡＮＤゲート２２の出力ＩはＨレベルと
なるのでこの時フレームカウンタ１４に入力される次の
クロツクは１ビット阻止される。

従ってフレームカウンタ１４の動作位相はシフトして１
ビット遅れるのでバタン不一致が検出された次のビット
でもフレーム同期パルスＣが発生し、再びバタン照合が
行われる。

このようにしてバタンか一致するまでフレームカウンタ
１４は連続的に１ビットシフトしてフレーム同期パルス
位置を棲索（ハンチング）して行く。

バタンか一致したらハンチングを停止して後方保護カウ
ンタ１９で同一ビット位置のパタン一致連続回数を計数
し正しいフレーム同期パルス位置かどうかを確認する。

後方保護カウンタ１９をＭ２＋１進カウンタ（“０”か
ら“Ｍ２”まで計数する）とすると検索しているビット
位置がフレーム同期パルス位置であるならば計数値は
Ｍ２に達して後方保護カウンタ１９はパルスＧを発生し
てＳ−Ｒフリツプフロツプ２１をリセットする。

もし検索を行っているビット位置がフレーム同期パルス
位置でなければ計数値は“Ｍ２”に達せずＳ−Ｒフリツ
プフロツプ２１のＱ出力ＨはＨレベルに保たれ、バタン
不一致が検出されたらただちに次のビツトにシフトして
ハンチングを再開する。

同期復帰方式が１ビツト即時シフト方式、保護カウンタ
の構成がリセットカウンタ方式であるフレーム同期回路
の構成及び動作の概要は以上である。

従来他に同期復帰方式としてリセット系列方式、保護カ
ウンタの構成法としてレーシングカウンタ方式等種々の
方式が提案されてきた。

しかしいずれの方式でも以上に説明したように前方保護
カウンタを設けて符号誤りと真の同期はずれとを識別し
、前方保護を終了したらフレーム同期パルスをシフトし
てハンチングを行う構成となっていた。

このためバースト的な符号誤りが発生した時やランダム
な符号誤りでも誤り率が大きい場合、誤ってハンチング
するのを防止するには前方保護の計数段数を大きくとら
ざるを得ず、逆に前方保護の計数段数を大きくしすぎる
と真の同期はずれの時ハンチングの開始が遅くなるため
余り大きくとることができず、実質的に符号誤りによる
誤同期を完全に防止できないという欠点があった。

この発明の目的はバースト的な符号誤りを発生しても、
またランダムな符号誤りでも誤り率が大きい場合でも同
期はずれとならず、かつ同期がはずれると直ちにハンチ
ングが開始され短時間で同期化されるフレーム同期装置
を提供することにある。

この発明によればフレーム同期パルス位置でバタン不一
致が検出されたら前方保護の過程を経ずに直ちにハンチ
ングを開始させるが、そのハンチングはフレームカウン
タの動作位相をシフトさせずに行う。

このハンチングによりパタン一致を検出したら当該ビッ
ト位置に対するフレームカウンタの計数出力を保持し、
その後その保持内容とフレームカウンタの計数出力とを
照合し、これが一致し、かつその時パタン一致が検出さ
れるかを調べる。

不一致の場合は同様にその時のフレームカウンタの計数
出力を保持し、再びハンチングを行う。

この発明は従来の同期復帰方式及び保護カウンタの構成
法がそのまま適用できる。

以下の説明では同期復帰方式は１ビット即時シフト方式
、後方保護カウンタの構成はリセットカウンタ方式、同
期パタンは１フレーム内集中配置として説明する。

なお入力データの各ビットに対応するフレームカウンタ
の計数出力をアドレスと呼び、保持されたアドレスとフ
レームカウンタの計数出力との一致／不一致の照合をア
ドレス照合と呼ぶことにする。

第２図にこの発明の実施例の動作フローを示す。

アドレス照合を毎ビット繰り返す、従ってこの図で １
ビットシフト はフレームカウンタが入力クロツクを１
ビットずつ計数している状態を示し、その各計数ごとに
アドレス照合が行われる。

アドレスが一致したビットから次のように動作する。

アドレスが一致したビットでバタン不一致の場合は、後
方保護カウンタをリセットし次のビットからパタン一致
が検出されるビットをハンチングする。

アドレス一致ビット以後パタン一致が検出されたら当該
ビットにおいて後方保護カウンタを歩進させ、その計数
値が“Ｍ２”か否かによって次のように動作する。

（１）計数値が“Ｍ２”の場合・・・・・・フレームカ
ウンタを初期設定し、フレーム同期パルス位置に対する
アドレスを保持する。

（２）計数値“Ｍ２”より小さい場合・・・・・・当該
ビットに対するアドレスを保持する。

以上の動作を終了すると１ビットシフトして再度アドレ
ス照合から同様な動作を繰り返す。

以上のように動作するのでフレームカウンタの動作位相
をシフトさせずにハンチングを行うことができる。

またフレーム同期パルス位置でバタン不一致が検出され
たら前方保護を行わずに直ちにハンチングを行い、後方
保護が終了して始めてフレームカウンタは同期正常状態
の動作位相にシフトする。

従って符号誤りが生じてもフレームカウンタはシフトさ
れずもとのフレーム同期パルス位置で後方保護が終了す
るので、この時フレームカウンタを初期設定してもフレ
ームカウンタの動作位相は変化しない。

即ちこの発明のフレーム同期装置では符号誤りが原因で
誤同期状態とはならない。

次にこの発明によるフレーム同期装置の具体的な実施例
をあげて構成及び動作を詳細に説明する。

第３図はフレーム長が６ビット、フレーム同期パタンは
２ビット（１，０）集中配置、後方保護段数（Ｍ２）は
１５段である時の回路構成図であり、第４図は第３図の
動作タイムチャートである。

フレームカウンタ１４、後方保護カウンタ１９の構成は
従来技術のものと変らない。

バタン照合について説明するとこの実施例ではバタン発
生回路を設けずバタン照合回路１７はフレーム同期バタ
ン数を容量とするシフトレジスタ、即ち２ビットのシフ
トレジスタで構成し、端子１２から毎ビット入力データ
を入力して順次シフトさせその二つのシフト段の出力と
同期バタン（１，０）とを毎ビット照合し、パタン一致
が検出されればパタン一致パルスＤを発生させる。

アドレス保持用にラツチ２３が設けられ、このラツチ２
３にはフレームカウンタ１４の計数出力３ビットが入力
され、後述するようにパタン一致ビットのアドレスを保
持する。

排他的ＮＯＲゲート２４，２５，２６の一方の入力には
ラツチ２３の出力３ビットが、他方の入力には対応する
フレームカウンタ１４の計数出力３ビットがそれぞれ入
力され各々３ビットの一致／不一致が照合される。

排他的ＮＯＲゲート２４，２５，２６の３出力はＡＮＤ
ゲート２７に入力され、ＡＮＤゲート２１は３ビット全
てが一致した時にアドレス一致パルスＪを発生する。

破線で囲まれた制御回路２８はバタン照合回路１７から
のバタン照合結果と、ＡＮＤゲート２７からのアドレス
照合結果と、後方保護カウンタ１９の計数結果とからフ
レームカウンタ１４の初期設定パルスと、ラツチ２３の
書き込みパルス及びリセットパルスと、後方保護カウン
タ１９の入力及びリセットパルスとを各々与える。

フレーム同期パルスは同期パタン１，０であって第４図
に示すようにフレームカウンタ１４の０の位置、即ちア
ドレス“０”で発生しフレームカウンタ１４は“０”か
ら“５”までの計数を繰り返す。

制御回路２８においてはパタン一致パルスＤを反転ゲー
ト２９で反転した出力と、アドレス一致パルスＪと、入
力クロツクＡを反転ゲート３１で反転した出力とがＮＡ
ＮＤゲート３２に人力され出力パルスＫが得られる。

パルスＫがＬラベルとなるのはハンチングを開始すべき
時でパルスＫは後方保護カウンタ１９のリセットパルス
となり、その計数値を“０”とする。

又パルスＫはＳ−Ｒフリツプフロツプ３３をセットし、
Ｓ−Ｒフリツプフロツプ３３のＱ出力Ｌとパタン一致パ
ルスＤとはＮＡＮＤゲート３４に入力さわ，ＮＡＮＤゲ
ート３４の出力はＳ−Ｒフリツプフロツプ３３をリセッ
トするのでそのＱ出力はアドレス一致ビットＪでバタン
不一致が検出された時Ｈレベルとなり、その後初めてパ
タン一致が検出されるまでＨレベルが保たれる。

即ちＱ出力ＬがＨレベルとなるのはハンチングを行って
いる時である。

第４図では最初の同期フレームパルス位置Ｃ１で不｛Ｓ
検出され、その時の出力ＫによりＱ出力ＬがＨレベルに
なりフレームカウンタ１４の計数値が２になるさパタン
一致パルスＤＩとよりＱ出力ＬはＬレベルになる。

Ｑ出力しはＤ−フリツプフロツプ３５に入力し入カクロ
ツクＡでリタイミングするとパルスＭが得られる。

アドレス一致パルスＪとパルスＭとはＯＲゲート３６に
入力されてその出力にパルスＮが得られる。

次にパタン一致パルスＤとパルスＮと入カクロツク八の
反転出力とがＡＮＤゲーに入力されてパルスＰが得られ
る。

パルスＰはアドレス一致ビット以後初めてパタン一致が
検出されたビットにおいて得られるものである。

従ってパルスＰを書き込みパルスとしてラツチ２３に入
力して当該ビットのアドレス、この例では計数値２を保
持し、同時に後方保護カウンタ１９に入力しその計数値
を歩進させる。

次にはアドレスカウンタ１４の計数が２になるとその時
パタン一致か否か調べられ不一致でハンチングが行われ
、第４図では計数値が４になってパタン一致が検出され
この値がラツチ２３に保持される。

以上のようにハンチング、後方保護を繰り返して同一ビ
ット位置でパタン一致が１５回連続すると、即ち後方保
護カウンタ１９の計数値が゛１５″に達すると後方保護
カウンタ１９はパルスＧを発生する。

パルスＧは前述したようにフレーム同期が復帰したこと
を確認するパルスである。

パルスＧはラツチ２３に入力され出力をフレーム同期パ
ルスのビット位置、この例では“０”にリセットする。

即ちランチ２３の保持内容をフレーム同期パルスに対す
るアドレスに更新する。

次にパルスＧをＤ−フリツプフロツプ３８に入力し、入
カクロツクＡの反転出力でリタイミングするとフリツプ
フロツプ３８からＱ出力Ｓが得られる。

パルスＧとＱ出力Ｓと入カクロツクＡとがＮＡＮＤゲー
ト３９に入力し、出力Ｔが得られこの出力Ｔでフレーム
カウンタ１４の計数出力が“１”に初期設定される。

この初期設定を行うことによって同期復帰が終了する。

第４図の動作タイムチャートは同期正常状態でフレーム
同期位置がシフトした場合において上記のような制御を
行って同期復帰するまでの過程を表わしており、以上の
説明で明らかであるが概略を説明すると以下の通りであ
る。

フレーム同期パルス位置で、即ちラツチ２３の内容が“
０”の状態でバタン不一致が検出されハンチングを行っ
てアドレス“２”でパタン一致となり、当該ビットに対
して後方保護を開始する。

１フレーム後パタン不一致が検出され、再びハンチング
を開始しアドレス“４”でパタン一致を検出して当該ビ
ットで後方保護カウンタの計数値が“１５”に達したの
でフレームカウンタ１４を初期設定して同期復帰を終了
している。

最後に同期バタンかＮ箇所に分散配置されている場合は
Ｎ進カウンタとバタン発生器とを設け、Ｎ進カウンタの
計数出力をバタン発生器に入力してバタン発生器から出
力される同期バタンと入力データのパタンとを照合し一
致ならばＮ進カウンタを歩進し、不一致ならばリセット
することによってこの発明を実施することができる。

以上説明したようにこの発明ではフレームカウンタをシ
フトさせずにハンチングを行うので符号誤りによる誤同
期が発生せず、また同期はずれ状態から同期状態に短時
間でなる利点がある。

【図面の簡単な説明】

第１図は従来のフレーム同期装置を示すブロツク構成図
、第２図はこの発明によるフレーム同期装置の一実施例
に８ける動作フロー図、第３図はこの発明によるフレー
ム同期装置の一実施例を示す回路構成図、第４図は第３
図のフレーム同期装置の動作タイムチャートである。 １１，１２：入力端子、１３：出力端子、１４：フレー
ムカウンタ、１７：パタン照合回路、１８：前方保護カ
ウンタ、１９：後方保護カウンタ、２３：ラツチ、２８
：制御回路。

Claims (1)

【特許請求の範囲】
1. １ 入力クロツクを計数してフレーム同期パルスを発生
   するフレームカウンタと、入力データよりフレー云同期
   パタン一致を検出するバタン照合回路と、パタン一致パ
   ルスを計数し、所定数になると出力を発生しバタン不一
   致パルスによりリセットされる後方保護カウンタと、フ
   レーム同期パタン一致ビット位置に対する上記フレーム
   カウンタの計数値を保持するラッチ回路と、そのラッチ
   回路の出力とフレームカウンタの計数値とを照合してア
   ドレス一致を検出する回路と、上記アドレス一致出力と
   パタン一致出力と入力クロツクと、上記後方保護カウン
   タ出力とを入力して上記アドレス一致した時にバタン不
   一致になると上記後方保護カウンタをリセットすると共
   にハンチングを行って次のパタン一致出力で上記後方保
   護カウンタを歩進させると共に上記フレームカウンタの
   計数値を上記ラッチ回路に保持し、上記後方保護カウン
   タの出力により上記フレームカウンタを初期設定すると
   共に上記ラッチ回路にフレーム同期バタンビット位置を
   保持させる制御回路とを具備するフレーム同期装置。