Изобретение относитс к электросв зи и может быть использовано гл цикловой синхронизации в системах передачи данных и в цифровом радио и телевизионном вещании при использевании сверхточного кодировани и порогового декодировани информационных сигналов. Известно устройство цикловой син хронизации, содержащее последовательно соединенные запрещающий блок коммутатор, ключи, блок дл обнаружени ошибок и блок дл исправлени ошибок, последовательно соединенные формирователь тактовых импульсов, счетчик объема выборки, формирователь импульсов установки нул , элемент ИЛИ, пороговый 4:четчик., тригге и формирователь запрещающих импульсов , выход которого подсоединен к входу запрещающего блока, другой вход которого подключен к выходу формировател тактовых импульсов, другой вход порогового счетчика под ключен к второму выходу блока дл обнаружени ошибок, а второй вход триггера подсоединен к выходу элемента ИЛИ Л . Недостатком такого устройства ци ловой синхронизации вл етс большо врем вхождени в синхронизм. Наиболее близким к предложенному по техническому решению вл етс ус ройство цикловой синхронизации, содержащее последовательно соединенны формирователь тактовых импульсов, коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, элемент совпадени и первый счетчик импульсов, а также второй счетчик импульсов, причем второй выход коммутатора .подсоединен к другому вход формировател синдромной последовательности , а второй вход и первый выход коммутатора вЬ ютс соответс венно входом и выходом устройства, выход первого счетчика импульсов через формирователь запрещающих сиг налов подсоединен к третьему входу доммутатора, выход второго счетчика импульсов подсоединен к установочному входу счетного триггера и к объединенным вторым входам первого счетчика импульсов и формировател запрещакмцих сигналов, пр мой выход счетного триггера через дополнитель ный элемент совпадени и формирователь иремспного интбовала перезаписи подсоединен к счетному входу счетного триггера, инверсный вьгход которого подсоединен к другому входу элемента совпадени , а второй вход дополнительного элемента совпадени подключен к выходу формировател тактовых импульсов 2j . Недостатком известного устройства цикловой синхронизации вл етс большое врем вхождени в синхронизм. Цель изобретени - уменьшение времени вхождени в синхронизм и повьштение помехоустойчивости. Поставленна цель достигаетс тем, что в устройство цикловой синхронизации порогового декодера, содержащее последовательно соединенные формирователь тактовых импульсов, коммутатор , формирователь проверочной последовательности , формирователь синдромной последовательности, элемент совпадени и первый счетчик импульсов, а также второй счетчик импульсов,причем второй выход коммутатора подсоединен к другому входу формировател синдромной последовательности, а второй вход и первый выход коммутатора вл ютс соответственно входом и выходом устройства , введены последовательно соединенные третий счетчик импульсов и первый элемент Ш1И-НЕ, а также второй элемент ИЛИ-НЕ и сумматоры по модулю два, при этом выход второго злемен- та ИЛИ-НЕ подсоединен к второму входу первого элемента ИЛИ-НЕ и третьему входу коммутатора, первые входы сумматоров по модулю два подключены к соответствующим выходам первого счетчика импульсов, вторые входы сумматоров по модулю два подключены к соответствующим выходам третьего счетчика импульсов, а выходы сумматоров по модулю два подсоединены к входам второго элемента ИЛИ-НЕ, выход первого элемента ИЛИ-НЕ подсоединен к второму входу первого счетчика импульсов и к объединенным входам второго счетчика импульсов и третьего счетчика импульсов, второй вход которого подключен к выходу второго счетчика импульсов, дополнительный вькод формировател тактовых импульсов подсоединен к объединенным вторым входам элемента совпадени и второго счетчика импульсов, а другой вход формировател проверочной последовательности подключен к выходу формировател тактовых импульсов . Ча чертеже представлена структур на электрическа схема устройства цикловой синхронизации порогового декодера. Устройство цикловой синхронизаци порогового декодера содержит коммутатор 1, формирователь 2 проверочной последовательности, формирователь 3 синдромной последовательности , элемент А совпадени , первый 5, второй 6, третий 7 счетчики импульсов , сумматоры 8-10 по модулю два, первый 11 и второй 12 элемент ШТИ-Н и .формирователь 13 тактовых импульсов . Устройство цикловой синхронизаци порогового декодера работает следую щим образом. Входна кодова последовательность в коммутаторе 1 раздел етс на информационную и проверочную последовательности. Символы информа ционной последовательности одновременно поступают на вход формировател 2 проверочной -последовательнос ти, где из прин тых информационных символов формируетс проверочна последовательность, котора поступа ет на вход формировател 3 синдромной последовательности, на другой вход которого с коммутатора 1 посту пает входна проверочна последовательность . На выходе формировател синдромной последовательности произ водитс формирование синдромной последовательности (СП). При наличи цикловой синхронизации ветвей коммутатора 1 и при отсутствии ошибок в информационной и проверочной последовательност х формируетс нулева .СП, а при наличии ошибок или от сутствии цикловой синхронизации фор мируетс ненулева СП. Однако струк тура ненулевых символов в том и в другом случа х имеет разньй характе при наличии только ошибок структура ненулевых символов соответствует структуре используемых порождающих полиномов, а при отсутствии циклово синхронизации структура ненулевых с вопов СП носит случайный характер, а количество их больше, чем при наличии ошибок. Сформированна СП через элемент 4 совпадени поступает на вход первого счетчика 5 импульсов. При большом числе ненулевых символов СП приводит к быстрому за- , полнению первого счетчика 5 импульсов , потому что скорость нарастани двоичного кода в первом счетчике5 импульсов оказываетс значительно больше скорости нарастани двоичного кода порога в третьем счетчике 7 импульсов. В результате этого в какой-то момент времени происходит Сравнение этих двоичных кодов, и на всех выходах сумматоров 8-10 по модулю два по вл ютс логические нули (низкий потенциал), обеспечивающий формирование на выходе первого элемента ИЛИ-НЕ 11 сигнала 1, по которому происходит сдвиг ветвей коммутатора 1 на один разр д и через второй элемент ИЛИ-НЕ 12 сброс первого счетчика 5 импульсов и второго счетчика 6 импульсов в состо ние О, а также установка третьего счетчика 7 импульсов в состо ние, соответствующее начальному значению величины порога . Указанные операции повтор ютс до тех пор, пока не осуществитс правильное распределение ветвей коммутатора 1. В этом случае число ненулевых символов СП резко уменьшаетс (до величины ненулевых символов исправл емых ошибок), и заполне- , ние первого счетчика импульсов 5 осуществл етс со скоростью, значительно меньшей, чем скорость заполнени третьего счетчика 7 импульсов, в результате чего не достигаетс {равенство двоичных кодов и не осуществл етс сдвиг ветвей коммутатора 1. Если при наличии синхронного состо ни коммутатора 1 происходит срыв синхронизма из-за воздействи помех, то двоичный код, формируемый первым счетчиком 5 импульсов, быстро достигает порогового уровн , формируемого третьим счетчиком 7 импульсов и начинаетс вновь процесс установлени цикловой синхронизации. Так как при возникновении больших пакетов ошибок в СП формируетс большое количество ненулевых символов, что приводит к быстрому росту числа ненулевых символов СП, записанных в третий счетчик 7, то в зависимости от величины пакета ошибок и его временного положени возможны ложные срабатьшани , привод щие к циклу поиска.
Поскольку в предложенном устройстве цикловой синхронизации порогового декодера веро тность ложных срабатываний резко уменьшаетс по мере удалени временного положени пакета ошибок от момента сброса в состо ние О первого 5 и второго 6 счетчиков импульсов и соответствующей установки третьего счетчика 7 импульсов, то в среднем указанна
веро тность оказываетс в Ю раз меньше, чем в известном устройстве цикловой синхронизации. При этом в предложенном устройстве обеспечиваетс уменьшение времени вхождени в синхронизм.не менее, чем в два раза/ и значительное повьш1ение помехоустойчивости по сравнению с известным устройством цикловой синхронизации .