JP2991146B2

JP2991146B2 - 同期フレーム検出方式

Info

Publication number: JP2991146B2
Application number: JP9019882A
Authority: JP
Inventors: 努篠崎
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 1999-12-20
Anticipated expiration: 2017-01-17
Also published as: JPH10210020A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期フレーム検出
方式に関し、特に、データ通信を行う装置間におけるフ
レーム同期確立を目的とする同期フレーム検出方式にお
いて、「同期パターンの一致」と、「ＣＲＣ誤り無し」
を確認することにより、同期フレームを検出する方式に
関する。

【０００２】

【従来の技術】図８は、従来の一般的な同期フレームフ
ォーマットの一例を示す図である。図８を参照して、伝
送すべきデジタル信号は、フレームデータ（図中ＦＤで
示す）およびフレームの誤りを検出するためのＦＣＳ
（Ｆrame Ｃheck Ｓequence）を付加して同期フレー
ムを構成している。同期パターン（ＳＹＮＣ）は、フレ
ームデータ内の固定位置に固定長で定義されており、フ
レームチェックシーケンス（ＦＣＳ）は、フレームの先
頭ビットからフレームデータ（ＦＤ）の最終ビットまで
をＣＲＣ（Ｃyclic Ｒedundancy Ｃheck）演算した結
果である。

【０００３】また同期フレームは、装置間でフレーム同
期が確認されるまで連続して送られてくるものである。

【０００４】従来の同期フレーム検出方式では、入力デ
ータから「同期パターンの一致」を検出することによっ
てフレームの先頭を見つける。そして、見つけたフレー
ムの先頭から１フレーム分ＣＲＣ演算し、「ＣＲＣ誤り
なし」であれば、同期フレームが検出されたものとな
る。

【０００５】またＣＲＣ回路部は、１フレーム分演算が
終了してから次のフレームの先頭が入力されるまでに、
一旦、レジスタ回路をクリアすることにより、連続して
入力されるフレームに対しても、１フレームごとに、Ｃ
ＲＣ結果を出力する。

【０００６】図９は、図８のフォーマットによる同期フ
レームを検出する従来の同期フレーム検出方式の構成の
一例を示す図である。図９を参照して、入力部１０２
と、同期パターン検出部１０４と、タイミング信号発生
部１０５、ＣＲＣ回路部１０７と、から構成されてい
る。入力部１０２は、同期パターン検出部１０４とＣＲ
Ｃ回路部１０７に接続され、入力データを周期的に受け
渡す。タイミング信号発生部１０５は、同期パターン検
出部１０４からのパターン検出信号をトリガーにフレー
ムの先頭を検出し、フレームの先頭が入力されると同時
にフレーム先頭信号をＣＲＣ回路部１０７へ送出する。
ＣＲＣ回路部１０７は、タイミング信号発生部１０５か
らのフレーム先頭信号をトリガーにして１フレーム分の
ＣＲＣ演算を実行する。

【０００７】ここで、同期パターンと同一のパターン
（疑似同期パターン）がフレーム内のＳＹＮＣ以外（図
８において、例えばＦＤｆ、ＦＤｒ、およびＦＣＳ部
分）の位置で存在する可能性があるため、同期パターン
の規則性に着目して、一旦「同期パターンの一致」が検
出された時点で、１フレーム分のＣＲＣ演算が終了する
までは、同期パターンの検出は行わない。これは、もし
「同期パターンの一致」を検出する度にＣＲＣ演算をや
り直すのであれば、同期パターン検出、すなわち図８を
参照して、ＳＹＮＣの位置で「同期パターンの一致」を
検出した後に、ＦＤｒ−ＦＣＳ−ＦＤｆの位置で「同期
パターンの一致」を検出した場合に、フレームの先頭か
らのＣＲＣ演算が途中で打ち切られてしまう、というこ
とを防ぐためである。

【０００８】例えば特開平４−２４２３３７号公報に
は、受信データ列の１ビットが入力されるごとに、フレ
ーム同期パターンの検出を行うとともに、該受信データ
よりマルチフレーム分以前に入力したマルチフレーム分
に相当するビット数についてＣＲＣ演算データを計算し
ておき、フレーム同期パターンの検出を条件に、このＣ
ＲＣ演算データの正誤をチェックするようにし、フレー
ム同期の復帰特性を改善するようにしたフレーム同期方
式が提案されている。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の同期フレーム検出方式では、疑似同期パター
ンが発生すると、疑似同期パターンの検出（すなわちＳ
ＹＮＣ以外の位置で「同期パターンの一致」を検出）に
より、間違ったフレームの先頭（疑似フレーム先頭）を
検出し、タイミング信号発生部は、間違ったフレーム先
頭信号を送出する。

【００１０】同期パターン検出部は、疑似フレーム先頭
から１フレーム分のＣＲＣ演算が完了するまでの間にお
いて同期パターンの検出は行わないので、ＣＲＣ演算中
に入力された同期パターンは無視される。

【００１１】このように、疑似同期パターンが発生する
と、同期フレームの検出は遅れてしまう、という問題点
を有している。

【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、疑似同期パター
ンが発生した場合においても、すばやく同期フレームを
検出することができる同期フレーム検出方式を提供する
ことにある。

【００１３】本発明の他の目的は、フレームの先頭を見
つけることなく１フレーム分のＣＲＣ結果を出力するＣ
ＲＣ回路を提供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明の同期フレーム検出方式は、入力データを、
１ビット又は複数ビットまとめた並列ビット、の入力ビ
ット単位に変換し、該入力ビットを周期的に出力する手
段と、前記入力ビットが入力される度に１フレーム分の
ＣＲＣ演算を実行すると共に、ＣＲＣ誤りなしを検出し
た場合には、ＣＲＣ誤りなし信号を出力するＣＲＣ回路
部と、一フレーム分の入力データを蓄積し前記ＣＲＣの
誤りなし信号が出力された時に、蓄積されている誤りの
ないフレームの所定の位置から同期パターンの一致の検
出を確認して同期フレームの検出を行う同期パターン検
出部と、を備えた同期フレーム検出方式において、ＣＲ
Ｃ回路部が以下のように構成されている。

【００１５】すなわち、本発明において、前記ＣＲＣ回
路部が、生成多項式に基づいた論理回路により、前記入
力ビット及び前段の記憶手段の値を入力して各ビットの
ＣＲＣ演算を行う論理演算部と、前記論理演算部の出力
を保持する記憶部とからなるＣＲＣ演算部を、前記フレ
ームを構成するビット数を入力ビットを構成するビット
数で割った値と同じ段数分、縦続接続して構成されてな
る、ことを特徴とする。

【００１６】本発明において、前記同期パターン検出部
が、前記入力データを前記入力ビットが入力された順番
に１フレーム分蓄積し、新しい入力ビットが入力される
と蓄積された最も古い入力ビットを破棄するデータ蓄積
手段と、前記データ蓄積手段により蓄積された１フレー
ム分の入力データの所定の位置で同期パターンとの照合
を行い、同期パターンの一致を検出するパターン照合手
段と、を備え、前記ＣＲＣの誤りなし信号が出力された
時の前記データ蓄積手段にて蓄積された誤りのないフレ
ームから前記パターン照合手段により同期パターンの一
致の検出を確認して同期フレームの検出を行う。

【００１７】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、入力データを入力ビット（１ビットずつま
たは数ビットまとめた並列ビット）単位に変換し、入力
ビットを周期的に送出する手段（図１の入力部１２）
と、入力ビットが入力される度に１フレーム分のＣＲＣ
演算を実行すると共に、ＣＲＣ誤りなしを検出した際に
誤りなし信号を出力する手段（図１のＣＲＣ回路部１
７）と、入力データを入力ビットが入力された順番に１
フレーム分蓄積し、新しい入力ビットが入力されると蓄
積された最も古い入力ビットを破棄するデータ蓄積手段
と、データ蓄積手段により蓄積された１フレーム分の入
力データのＳＹＮＣの位置で同期パターンとの照合を行
い、同期パターンの一致を検出するパターン照合手段
と、を備え、ＣＲＣの誤りなしが検出された時のデータ
蓄積手段で蓄積された１フレーム分の入力データが誤り
のないフレームであり、誤りのないフレームからパター
ン照合手段により同期パターンの一致の検出を確認する
ことで同期フレームの検出を行う同期パターン検出手段
（図１の１４）と、を備えて構成されている。

【００１８】このように、本発明の実施の形態では、
「ＣＲＣ誤りなし」の検出により誤りのないフレームを
見つけた後に、フレーム内のＳＹＮＣの位置で同期パタ
ーンの一致を確認することで同期フレームの検出ができ
る。

【００１９】またＣＲＣ回路部は、生成多項式に基づい
た論理回路により、入力ビット及び前段の記憶手段の値
を入力して各ビットのＣＲＣ演算を行う論理演算部（図
２のＣＲＣ論理部２２）と、この論理演算部の出力を保
持する記憶部（図２のＣＲＣレジスタ２３）とからなる
ＣＲＣ演算部を入力段数（フレームを構成するビット数
を入力ビットを構成するビット数で割った値）と同じ数
だけ縦続接続して構成されている。

【００２０】これによって、入力ビットが入力されるご
とに最終段の論理演算部は１フレーム分のＣＲＣ結果を
出力する。

【００２１】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。

【００２２】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、本発明の一実施例
は、データ通信を行う相手装置からの入力データ１１を
受信する入力部１２と、入力部１２から出力される入力
ビット１３を入力とし１フレーム分のＣＲＣ演算結果に
より誤りなし信号１６を送出するＣＲＣ回路部１７と、
入力ビット１３を入力とし蓄積された１フレーム分の入
力データから同期パターンを検出する同期パターン検出
部１４と、を備えて構成されている。入力部１２は、入
力データ１１を入力ビット３３に変換して周期的に送出
する。

【００２３】ＣＲＣ回路部１３は、入力ビット１３が入
力されるごとに１フレーム分のＣＲＣ演算を実行し、
「ＣＲＣ誤りなし」を検出した場合に、誤りなし信号１
６を同期パターン検出部１４へ送出する。同期パターン
検出部１４は、入力ビット１３が入力されるごとに入力
データを１フレーム分蓄積し、蓄積されたデータの決ま
った位置（同期フレーム内の同期パターンをフレームの
先頭から数えた位置）で同期パターンとの照合を行う。
また、同期パターン検出部１４は、誤りなし信号１６を
受信したときに、「同期パターンの一致」を検出した場
合、同期フレーム検出信号１５を出力する。

【００２４】図２は、本発明の一実施例におけるＣＲＣ
回路部１７の構成の一例を示すブロック図である。図２
を参照して、生成多項式に基づいた論理により入力ビッ
ト１３が入力される毎にＣＲＣ結果を出力するＣＲＣ論
理部２２は、ＣＲＣ結果を次の入力ビット１３が入力さ
れるまで蓄積しておくＣＲＣレジスタ２３と接続され、
ＣＲＣ論理部２２とＣＲＣレジスタ２３によりＣＲＣ演
算部２４が構成されている。同様にして、ＣＲＣ演算部
２５〜２６も、ＣＲＣ論理部とＣＲＣレジスタとから構
成されている。

【００２５】初段のＣＲＣ演算部を構成するＣＲＣ演算
部２４は、レジスタの設定値がオール“１”である初期
値レジスタ部２１と接続され、入力段数が「１」の場合
のＣＲＣ結果を出力する。同様にして、ＣＲＣ演算部２
５は、ＣＲＣ演算部２４のＣＲＣ結果と入力ビット１３
により入力段数が「２」の場合のＣＲＣ結果を出力す
る。このように縦属接続された最終段のＣＲＣ演算部２
６は、入力ビット１３が入力されるごとに１フレーム分
のＣＲＣ結果を出力する。

【００２６】図３は、本発明に適用される同期フレーム
の構成の一例を示す図である。同期フレーム３１は、Ｄ
０〜Ｄｆまでの１６ビットで構成され、Ｄ０ビット３６
（図中Ｄ０部分）はフレームの先頭ビットである。図３
において、Ｄ４〜Ｄ７の４ビットは同期パターン（ＳＹ
ＮＣ）、Ｄｃ〜Ｄｆの４ビットはＦＣＳである。また、
Ｄ０〜Ｄ３のＦＤｆ３２はＳＹＮＣに先行するビット、
Ｄ８〜Ｄ６のＦＤｒ３４はＳＹＮＣに後続するビットデ
ータである。

【００２７】図１を参照すると、入力部１２は、入力デ
ータ１１を入力ビット１３に変換して、接続されている
同期パターン検出部１４とＣＲＣ回路部１７へ周期的に
送出する。ここで、入力データ１１がシリアルデータで
あり入力ビット１３が４ビットパラレルデータである場
合、図４に示すように、入力データ１１を、ＳＩポート
４１（シリアル入力ポート）に、タイムチャート４６の
タイミングで入力すると、入力ビット１３は、ＰＯ０ポ
ート４５からタイムチャート５０のタイミングで、ＰＯ
１ポート４４からタイムチャート４９のタイミングで、
ＰＯ２ポート４３からタイムチャート４８のタイミング
で、ＰＯ３ポート４２からタイムチャート４７のタイミ
ングで送出する機能を備えている。

【００２８】再び図２を参照して、ＣＲＣ演算部２４〜
２６の各々は、前記したようにＣＲＣ論理部とＣＲＣレ
ジスタとから構成され、ＣＲＣ演算部２５は、ＣＲＣ演
算部２４の後段に接続するので、ｍ番目の入力ビット１
３が入力された時のＣＲＣ演算部２５のＣＲＣ結果は、
ｍ−１番目の入力ビット１３が入力された時のＣＲＣ演
算部２４のＣＲＣ結果を蓄積したＣＲＣレジスタ２３の
出力と、ｍ番目の入力ビット１３が入力される構成とな
る。

【００２９】このような構成において、２番目に接続さ
れたＣＲＣ演算部２５は、ｍ−１番目とｍ番目の入力ビ
ットすなわち連続した２つの入力ビットを構成するビッ
トを入力したＣＲＣ結果を出力する。

【００３０】また、最終のＣＲＣ演算部２６はＣＲＣ論
理部の出力が全て“０”の時に、「ＣＲＣ誤りなし」を
検出し、誤りなし信号１６を出力する。

【００３１】ここで、ＣＲＣ回路部１７は、前記のよう
な入力ビット条件（入力ビット３３が４ビットパラレル
データ）である場合において、入力段数が４（フレーム
を構成するビット数「１６」を入力ビットを構成するビ
ット数「４」で割った値）となるので、ＣＲＣ演算部を
４段縦続接続した構成となる。

【００３２】従って、図４（Ｂ）を参照して、時刻ｔ＝
ａにおいて、入力部１３より、ＦＤｆ３２（図３参照）
がＣＲＣ回路部１７に入力された場合、フレームのＣＲ
Ｃ演算が終了するのは、時刻ｔ＝ａ＋３となる。

【００３３】次に図５を参照すると、例えば生成多項式
５１（すなわち、Ｇ(Ｘ)＝Ｘ⁴＋１）に基づいた一般的
なＣＲＣ回路５２では、入力ビット１３を構成するビッ
ト数は１である。ＣＲＣ回路５２は、４段のラッチ出力
５３〜５６により、ＣＲＣ結果を生成する。ここで、Ｄ
０ビット３６〜Ｄ３ビット３９（図３参照）までが入力
された時のＣＲＣ結果は以下のようになる。

【００３４】Ｄ０ビット３６が入力される直前のラッチ
出力５３〜５６の値を、ラッチ出力５２＝Ｙ０１、ラッチ出力５３＝Ｙ０２、ラッチ出力５４＝Ｙ０３、ラッチ出力５５＝Ｙ０４、とすると、Ｄ０ビット３６入力時、ラッチ出力５３＝Ｙ１１＝Ｙ０４とＤ０の排他的論理
和、ラッチ出力５４＝Ｙ１２＝Ｙ０１、ラッチ出力５５＝Ｙ１３＝Ｙ０２、ラッチ出力５６＝Ｙ１４＝Ｙ０３、Ｄ１ビット３７入力時、ラッチ出力５３＝Ｙ２１＝Ｙ０３とＤ１の排他的論理
和、ラッチ出力５４＝Ｙ２２＝Ｙ０４とＤ０の排他的論理
和、ラッチ出力５５＝Ｙ２３＝Ｙ０１、ラッチ出力５６＝Ｙ２４＝Ｙ０２、Ｄ２ビット３８入力時、ラッチ出力５３＝Ｙ３１＝Ｙ０２とＤ２の排他的論理
和、ラッチ出力５４＝Ｙ３２＝Ｙ０３とＤ１の排他的論理
和、ラッチ出力５５＝Ｙ３３＝Ｙ０４とＤ０の排他的論理
和、ラッチ出力５６＝Ｙ３４＝Ｙ０１、Ｄ３ビット３９入力時、ラッチ出力５３＝Ｙ４１＝Ｙ０１とＤ３の排他的論理
和、ラッチ出力５４＝Ｙ４２＝Ｙ０２とＤ２の排他的論理
和、ラッチ出力５５＝Ｙ４３＝Ｙ０３とＤ１の排他的論理
和、ラッチ出力５６＝Ｙ４４＝Ｙ０４とＤ０の排他的論理
和、となる。

【００３５】ここで、Ｄ０ビット３６〜Ｄ３ビット３９
までを入力した時のラッチ出力５３〜５６の値であるＹ
４１〜Ｙ４４は、Ｄ０ビット３６が入力される前のラッ
チ出力５３〜５６の値であるＹ０１〜Ｙ０４と、Ｄ０ビ
ット３６〜Ｄ３ビット３９の値であるＤ０〜Ｄ３により
構成される。

【００３６】図６は、ＣＲＣ演算部の構成の一例を示す
図である。すなわち、前記の入力ビット条件において生
成多項式５１に基づいたＣＲＣ論理部２２は、図６に示
すような構成となる。図６を参照して、入力部１２から
の入力ビット（パラレルデータＰＯ０〜Ｐ０３）は、Ｃ
ＲＣ論理部２２に入力され、前段のレジスタ（初期レジ
スタ２１又は前段のＣＲＣ演算部のＣＲＣレジスタ）の
各出力（Ｙ１〜Ｙ４）とそれぞれ排他的論理和（Ｅxclu
sive ＯＲ）がとられ、その結果を、ＣＲＣレジスタ２
３に保持する。

【００３７】図７は、本発明の一実施例における同期パ
ターン検出部１４の構成を示す図である。図７を参照す
ると、上記した入力ビットの条件において、同期パター
ン検出部１４は入力段数と同じ数である４つの入力ビッ
トレジスタ部６１〜６４が縦続接続され、さらに入力ビ
ットレジスタ部６３は誤りなし信号１６をゲートに動作
するパターン照合部６５と接続する。

【００３８】同期パターン検出部１４の動作を説明する
と、時刻ｔ＝ａにおいて、入力部１２より、ＦＤｆ３２
（図３参照）が同期パターン検出部１４に入力される
と、ＦＤｆ３２は入力ビットレジスタ部６１に入力され
る。

【００３９】次に、時刻ｔ＝ａ＋１において入力部１２
よりＳＹＮＣ３３が同期パターン検出部１４に入力され
ると、ＦＤｆ３２は入力ビットレジスタ部６２に入力さ
れ、ＳＹＮＣ３３は入力ビットレジスタ部６１に入力さ
れる。

【００４０】同様の動作を繰り返し、時刻ｔ＝ａ＋３に
おいて、入力部１３よりＦＣＳ３５が入力されると、Ｆ
Ｄｆ３２は入力ビットレジスタ部３４に入力され、ＳＹ
ＮＣ３３は入力ビットレジスタ部６３に入力され、ＦＤ
ｒ３４は入力ビットレジスタ部６２に入力され、ＦＣＳ
３５は入力ビットレジスタ部６１に入力される。

【００４１】従って同期フレームのＣＲＣ演算が終了し
た時刻ｔ＝ａ＋３において、誤りなし信号１６を受信し
たパターン照合部６５は、入力ビットレジスタ部６３に
入力されたＳＹＮＣ３３とのパターン照合を行い、同期
フレーム検出信号１５を出力する。

【００４２】さらに時刻ｔ＝ａ＋４において、同期フレ
ーム検出部１４はＦＤｆ３２を破棄する。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
ＣＲＣ回路部により常時入力されるデータに対する「Ｃ
ＲＣ誤りなし」を検出し、誤りのないフレームから同期
パターンを確認することで、疑似同期パターンが発生し
た場合においても、入力された同期フレームを即時に検
出することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例におけるＣＲＣ回路部の構成
を示すブロック図である。

【図３】本発明の一実施例における同期フレームのフォ
ーマットの一例を示す図である。

【図４】本発明の一実施例における入力部の動作を説明
するための図である。

【図５】ＣＲＣ回路の一般構成を示すブロック図であ
る。

【図６】本発明の一実施例におけるＣＲＣ演算部の構成
を示す図である。

【図７】本発明の一実施例における同期パターン検出部
の構成を示す図である。

【図８】一般の同期フレームのフォーマットの一例を示
す図である。

【図９】従来の同期フレーム検出方式の構成の一例を示
すブロック図である。

【符号の説明】

３１入力データ３２入力部３３入力ビット３４同期パターン検出部３５同期フレーム検出３６誤り信号３７ＣＲＣ回路部４１初期値レジスタ４２ＣＲＣ論理部４３ＣＲＣレジスタ４４〜４６ＣＲＣ演算部５１同期フレーム５２ＦＤｆ５３ＳＹＮＣ５４ＦＤｒ５５ＦＣＳ５６Ｄ０ビット５７Ｄ１ビット５８Ｄ２ビット５９Ｄ３ビット６１ＳＩポート６２ＰＯ３ポート６３ＰＯ２ポート６４ＰＯ１ポート６５ＰＯ０ポート７１生成多項式７２同期フレーム７３〜７６レジスタ出力９１〜９３入力ビットレジスタ部９５パターン照合部

Claims

(57)【特許請求の範囲】

【請求項１】入力データを、１ビット又は複数ビットま
とめた並列ビット、の入力ビット単位に変換し、該入力
ビットを周期的に出力する手段と、前記入力ビットが入力される度に１フレーム分のＣＲＣ
演算を実行すると共に、ＣＲＣ誤りなしを検出した場合
には、ＣＲＣ誤りなし信号を出力するＣＲＣ回路部と、一フレーム分の入力データを蓄積し前記ＣＲＣの誤りな
し信号が出力された時に、蓄積されている誤りのないフ
レームの所定の位置から同期パターンの一致の検出を確
認して同期フレームの検出を行う同期パターン検出部
と、を備えた同期フレーム検出方式において、前記ＣＲＣ回路部が、生成多項式に基づいた論理回路に
より、前記入力ビット及び前段の記憶手段の値を入力し
て各ビットのＣＲＣ演算を行う論理演算部と、前記論理
演算部の出力を保持する記憶部とからなるＣＲＣ演算部
を、前記フレームを構成するビット数を入力ビットを構
成するビット数で割った値と同じ段数分、縦続接続して
構成されてなる、ことを特徴とする同期フレーム検出方
式。
【請求項２】前記同期パターン検出部が、前記入力データを前記入力ビットが入力された順番に１
フレーム分蓄積し、新しい入力ビットが入力されると蓄
積された最も古い入力ビットを破棄するデータ蓄積手段
と、前記データ蓄積手段により蓄積された１フレーム分の入
力データの所定の位置で同期パターンとの照合を行い、
同期パターンの一致を検出するパターン照合手段と、を備え、前記ＣＲＣの誤りなし信号が出力された時の前記データ
蓄積手段にて蓄積された誤りのないフレームから前記パ
ターン照合手段により同期パターンの一致の検出を確認
して同期フレームの検出を行う、ことを特徴とする請求
項１記載の同期フレーム検出方式。