JPH04144330A - フレーム検出回路 - Google Patents
フレーム検出回路Info
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- JPH04144330A JPH04144330A JP2267851A JP26785190A JPH04144330A JP H04144330 A JPH04144330 A JP H04144330A JP 2267851 A JP2267851 A JP 2267851A JP 26785190 A JP26785190 A JP 26785190A JP H04144330 A JPH04144330 A JP H04144330A
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- signal
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- flop
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- 238000001514 detection method Methods 0.000 title claims abstract description 39
- 238000004891 communication Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キャラクタ同期方式のフレーム検出回路に関
する。
する。
本発明は、フレーミングされたデータ列からフレームビ
ットを発見する手段において、前方保護を行うカウンタ
に、ハシティング中は、毎フレームを連続してカウント
させることにより、フレーム同期確立までの時間を短縮
することができるようにしたものである。
ットを発見する手段において、前方保護を行うカウンタ
に、ハシティング中は、毎フレームを連続してカウント
させることにより、フレーム同期確立までの時間を短縮
することができるようにしたものである。
一般にフレーム検出回路は、フレーミングされたデータ
列の中からフレームビットを素早く発見し、通信が可能
であることを出力情報とする回路である。
列の中からフレームビットを素早く発見し、通信が可能
であることを出力情報とする回路である。
第７図は従来のフレーム検出回路の一例を示す回路図で
あり、第８図はそのタイムチャートである。第７図に示
すように、データ比較器５では期待のフレームデータが
入力端子１から入力されたときに一致信号１８を出力し
、第１の５進カウンタ７をカウントする。これよりハン
ティング区間となり、１フレ一ム時間ごとにデータ比較
命令信号１７を出力し、そのときに一致信号１８が出力
されていれば第１の５進カウンタ７をカウントし、出力
されていなければ第２の５進カウンク８をカウントする
。第１の５進カウンク７がフルカウントしてＣＡ端子が
ハイレベルになり、同期検出信号４がハイレベルになる
と、同時に微分回路９でリセットパルスを生成して第１
の５進カウンタ７および第２の５進カウンク８をリセッ
トする。一方、第２の５進カウンタ８がフレカウントし
てＣＡ端子がハイレベルになると、同期検出信号４がロ
ウレベルになると同時に微分回路９でリセットパルスを
生成し、第１の５進カウンタ７、第２の５進カウンク８
およびデータ比較信号発生器６をリセットし、再びハン
ティング区間になり、フレームデータと同じ信号が入力
端子ｌに人力されるのを待つ。
あり、第８図はそのタイムチャートである。第７図に示
すように、データ比較器５では期待のフレームデータが
入力端子１から入力されたときに一致信号１８を出力し
、第１の５進カウンタ７をカウントする。これよりハン
ティング区間となり、１フレ一ム時間ごとにデータ比較
命令信号１７を出力し、そのときに一致信号１８が出力
されていれば第１の５進カウンタ７をカウントし、出力
されていなければ第２の５進カウンク８をカウントする
。第１の５進カウンク７がフルカウントしてＣＡ端子が
ハイレベルになり、同期検出信号４がハイレベルになる
と、同時に微分回路９でリセットパルスを生成して第１
の５進カウンタ７および第２の５進カウンク８をリセッ
トする。一方、第２の５進カウンタ８がフレカウントし
てＣＡ端子がハイレベルになると、同期検出信号４がロ
ウレベルになると同時に微分回路９でリセットパルスを
生成し、第１の５進カウンタ７、第２の５進カウンク８
およびデータ比較信号発生器６をリセットし、再びハン
ティング区間になり、フレームデータと同じ信号が入力
端子ｌに人力されるのを待つ。
従来のフレーム検出回路では、最初に発見した位置がフ
レームビットではなく期待していたフレームデータと同
じデータであった場合に、その後１フレームごとのデー
タ比較位置に再びフレームデータと同じデータが何回か
くると第２のカウンタがフルカウントするまでの時間が
長くなり、次のフレームデータ位置の発見が遅れるので
、フレーム同期確立までの時間が長くなる欠点がある。
レームビットではなく期待していたフレームデータと同
じデータであった場合に、その後１フレームごとのデー
タ比較位置に再びフレームデータと同じデータが何回か
くると第２のカウンタがフルカウントするまでの時間が
長くなり、次のフレームデータ位置の発見が遅れるので
、フレーム同期確立までの時間が長くなる欠点がある。
本発明は、このような欠点を除去するもので、ハンティ
ング区間中正しくないフレームビット位置でフレームデ
ータと同じデータを発見してしまった場合に短い時間で
次のフレームデータ発見ができるフレーム検出回路をを
提供することを目的とする。
ング区間中正しくないフレームビット位置でフレームデ
ータと同じデータを発見してしまった場合に短い時間で
次のフレームデータ発見ができるフレーム検出回路をを
提供することを目的とする。
〔課題を解決するための手段〕
第一発明は、与えられた第一パルス信号を計数し、フル
カウント時にセット信号を生成する第一カウンタと、与
えられた第二パルス信号を計数する第二カウンタと、上
記第二カウンタのフルカウント時に出力される信号を反
転し、さらに、この反転された信号と上記セット信号と
のノア演算を行ってリセット信号を生成する第一演算回
路、上記セット信号に応じて同期検出信号を生成し、上
記リセット信号に応じて同期検出信号のレベルが反転さ
れた信号を生成にする第一フリップフロップと、通信デ
ータと期待されるフレームビットとの一致時に一致信号
を出力するデータ比較器と、この一致信号に応じて出力
がセットされる第二フリップフロップと、通信データの
クロックが与えられ、この第二フリップフロップの出力
でリセットされ、データ比較信号を発生するデータ比較
信号発生器とを備えたフレーム検出回路において、上記
一致信号と上記データ比較信号とのアンド演算を行い、
この演算結果を第一パルス信号として上記第一カウンタ
手段に与える第二演算手段と、上記一致信号と上記同期
検出信号とのナンド演算を行い、さらに、この演算結果
と上記データ比較信号とのアンド演算を行い、この演算
結果を第二パルス信号として上記第二カウンタ手段に与
える第三演算手段とを備え、上記第二フリップフロップ
は上記リセット信号に応じてその出力がリセットされる
構成であることを特徴とする。
カウント時にセット信号を生成する第一カウンタと、与
えられた第二パルス信号を計数する第二カウンタと、上
記第二カウンタのフルカウント時に出力される信号を反
転し、さらに、この反転された信号と上記セット信号と
のノア演算を行ってリセット信号を生成する第一演算回
路、上記セット信号に応じて同期検出信号を生成し、上
記リセット信号に応じて同期検出信号のレベルが反転さ
れた信号を生成にする第一フリップフロップと、通信デ
ータと期待されるフレームビットとの一致時に一致信号
を出力するデータ比較器と、この一致信号に応じて出力
がセットされる第二フリップフロップと、通信データの
クロックが与えられ、この第二フリップフロップの出力
でリセットされ、データ比較信号を発生するデータ比較
信号発生器とを備えたフレーム検出回路において、上記
一致信号と上記データ比較信号とのアンド演算を行い、
この演算結果を第一パルス信号として上記第一カウンタ
手段に与える第二演算手段と、上記一致信号と上記同期
検出信号とのナンド演算を行い、さらに、この演算結果
と上記データ比較信号とのアンド演算を行い、この演算
結果を第二パルス信号として上記第二カウンタ手段に与
える第三演算手段とを備え、上記第二フリップフロップ
は上記リセット信号に応じてその出力がリセットされる
構成であることを特徴とする。
第二発明は、与えられた第一パルス信号を計数し、フル
カウント時にセット信号を生成する第一カウンタと、与
えられた第二パルス信号を計数する第二カウンタと、上
記第二カウンタのフルカウント時に出力される信号を反
転し、さらに、この反転された信号と上記セット信号と
のノア演算を行ってリセット信号を生成する第一演算回
路と、上記セット信号に応じて同期検出信号を生成し、
上記リセット信号に応じて同期検出信号のレベルが反転
された信号を生成にする第一フリップフロップと、通信
データと期待されるフレームビットとの一致時に一致信
号を出力するデータ比較器と、この一致信号に応じて出
力がセットされる第二フリップフロップと、通信データ
のクロックが与えられ、この第二フリップフロップの出
力でリセットされ、データ比較信号を発生ずるデータ比
較信号発生器とを備えたフレーム検出回路において、上
記データ比較器は、上記データ比較信号に応じてエネー
ブル状態に設定される構成であり、上記データ比較信号
を上記第一パルス信号として上記第一カウンタ手段に与
える回路手段と、上記一致信号と上記同期検出信号との
ナンド演算を行い、さらに、この演算結果と上記データ
比較信号とのアンド演算を行い、この演算結果を第二パ
ルス信号として上記第二カウンタ手段に与える第二演算
手段とを備え、上記第二フリップフロップは上記リセッ
ト信号に応じてその出力がリセットされる構成であるこ
とを特徴とする。
カウント時にセット信号を生成する第一カウンタと、与
えられた第二パルス信号を計数する第二カウンタと、上
記第二カウンタのフルカウント時に出力される信号を反
転し、さらに、この反転された信号と上記セット信号と
のノア演算を行ってリセット信号を生成する第一演算回
路と、上記セット信号に応じて同期検出信号を生成し、
上記リセット信号に応じて同期検出信号のレベルが反転
された信号を生成にする第一フリップフロップと、通信
データと期待されるフレームビットとの一致時に一致信
号を出力するデータ比較器と、この一致信号に応じて出
力がセットされる第二フリップフロップと、通信データ
のクロックが与えられ、この第二フリップフロップの出
力でリセットされ、データ比較信号を発生ずるデータ比
較信号発生器とを備えたフレーム検出回路において、上
記データ比較器は、上記データ比較信号に応じてエネー
ブル状態に設定される構成であり、上記データ比較信号
を上記第一パルス信号として上記第一カウンタ手段に与
える回路手段と、上記一致信号と上記同期検出信号との
ナンド演算を行い、さらに、この演算結果と上記データ
比較信号とのアンド演算を行い、この演算結果を第二パ
ルス信号として上記第二カウンタ手段に与える第二演算
手段とを備え、上記第二フリップフロップは上記リセッ
ト信号に応じてその出力がリセットされる構成であるこ
とを特徴とする。
〔作用〕
人力信号データと期待データとのデータ照合をデータ比
較器で行う。第１のカウンタは１フレ一ム時間ごとにデ
ータ比較器で比較した結果が確立したときカウントし、
第２のカウンタはフレーム同期が確立しているときは１
フレ一ム時間ごとにデータ比較器で比較した結果が不一
致のときカウントし、フレーム同期がはずれているとき
はデータ比較器の結果に関係なくカウントし、第１のカ
ウンタがフルカウントしたときに同期検出信号をハイレ
ベルにし、第２のカウンタがフルカウントしたときは同
期検出信号をロウレベルにし、第１および第２のカウン
タが同時にフルカウントしたときは同期検出信号をハイ
レベルにし、第１および第２のカウンタが各々または同
時にフルカウントしたときに第Ｘおよび第２のカウンタ
をリセットする。
較器で行う。第１のカウンタは１フレ一ム時間ごとにデ
ータ比較器で比較した結果が確立したときカウントし、
第２のカウンタはフレーム同期が確立しているときは１
フレ一ム時間ごとにデータ比較器で比較した結果が不一
致のときカウントし、フレーム同期がはずれているとき
はデータ比較器の結果に関係なくカウントし、第１のカ
ウンタがフルカウントしたときに同期検出信号をハイレ
ベルにし、第２のカウンタがフルカウントしたときは同
期検出信号をロウレベルにし、第１および第２のカウン
タが同時にフルカウントしたときは同期検出信号をハイ
レベルにし、第１および第２のカウンタが各々または同
時にフルカウントしたときに第Ｘおよび第２のカウンタ
をリセットする。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図はこの実施例の構成を示す回路接続図であり、第
２図は第１図の微分回路９および１０のタイミング図で
あり、第３図は第１図の第１および第２の５進カウンク
７および８のタイミング図であり、第４図はこの実施例
の動作を示すタイミングチャートである。
２図は第１図の微分回路９および１０のタイミング図で
あり、第３図は第１図の第１および第２の５進カウンク
７および８のタイミング図であり、第４図はこの実施例
の動作を示すタイミングチャートである。
第一実施例は、第１図に示すように、与えられた第一パ
ルス信号を計数し、フルカウント時にセット信号を生成
する第一クロックである第一の５進カウンク７と、与え
られた第二パルス信号を計数する第二クロックである第
二の５進カウンク８と、上記第二カウンタのフルカウン
ト時に出力される信号を反転し、さらに、この反転され
た信号と上記セット信号とのノア演算を行ってリセット
信号を生成する第一演算回路であるインパーク１３およ
びノア回路１４と、上記セント信号に応じて同期検出信
号４を生成し、上記リセット信号に応じて同期検出信号
４のレベルが反転された信号を生成にする第一フリップ
フロップであるＲＳフリップフロップ１６と、通信デー
タと期待されるフレームビットとの一致時に一致信号１
８を出力するデータ比較器５と、この一致信号１８に応
じて出力がセットされる第二フリップフロップであるＲ
Ｓフリップフロップ２０と、通信データのクロックが与
えられ、この第二フリップフロップの出力でリセットさ
れ、データ比較命令信号１７を発生するデータ比較信号
発生器６とをＩ＋ｌ：ｒえ、さらに、本発明の１、ＩＪ
微とする手段として、一致信号１８とデータ比較命令信
号１７とのアンド演算を行い、この演算結果を第一パル
ス信号として上記第一カウンタ手段に与える第二演算手
段であるアンド回路１２と、一致信号１８と同期検出信
号４とのナンド演算を行い、さらに、この演算結果とデ
ータ比較命令信号１７とのアンド演算を行い、この演算
結果を第二パルス信号として上記第二カウンタ手段に与
える第三演算手段であるナンド回路１１およびアンド回
路１２とを備え、上記第二フリップフロップは上記リセ
ット信号に応じてその出力がリセットされる構成である
。
ルス信号を計数し、フルカウント時にセット信号を生成
する第一クロックである第一の５進カウンク７と、与え
られた第二パルス信号を計数する第二クロックである第
二の５進カウンク８と、上記第二カウンタのフルカウン
ト時に出力される信号を反転し、さらに、この反転され
た信号と上記セット信号とのノア演算を行ってリセット
信号を生成する第一演算回路であるインパーク１３およ
びノア回路１４と、上記セント信号に応じて同期検出信
号４を生成し、上記リセット信号に応じて同期検出信号
４のレベルが反転された信号を生成にする第一フリップ
フロップであるＲＳフリップフロップ１６と、通信デー
タと期待されるフレームビットとの一致時に一致信号１
８を出力するデータ比較器５と、この一致信号１８に応
じて出力がセットされる第二フリップフロップであるＲ
Ｓフリップフロップ２０と、通信データのクロックが与
えられ、この第二フリップフロップの出力でリセットさ
れ、データ比較命令信号１７を発生するデータ比較信号
発生器６とをＩ＋ｌ：ｒえ、さらに、本発明の１、ＩＪ
微とする手段として、一致信号１８とデータ比較命令信
号１７とのアンド演算を行い、この演算結果を第一パル
ス信号として上記第一カウンタ手段に与える第二演算手
段であるアンド回路１２と、一致信号１８と同期検出信
号４とのナンド演算を行い、さらに、この演算結果とデ
ータ比較命令信号１７とのアンド演算を行い、この演算
結果を第二パルス信号として上記第二カウンタ手段に与
える第三演算手段であるナンド回路１１およびアンド回
路１２とを備え、上記第二フリップフロップは上記リセ
ット信号に応じてその出力がリセットされる構成である
。
次に、この実施例の動作を説明する。
入力端子１には通信データが入力され、入力端子２には
期待されるフレームビットが人力され、データ比較器５
で判定され、一致したときに一致信号１８がハイレベル
になる。データクロック入力端子３にはデータと同じ速
さのクロックが人力され、データ比較信号発生器６から
は１フレームご冊 とにデータ比較命令信号１７が発生され、そのときに一
致信号１８がハイレベルであると第１の５進カウンク７
がカウントされ、第２の５進カウンク８は同期検出信号
４かロウレベルであるハンティング区間のときに一致信
号１８に関係なくカウントされ、同期検出信号４がハイ
レベルである同期確立中のときに一致信号１８がロウレ
ベルであればカウントされる。ＲＳフリップフロップ１
６はＳ入力がハイレベルになるとＱ出力はハイレベルに
なり、２人力がハイレベルになるとＱ出力がロウレベル
になる。第１の５進カウンク７の状態が「４」になると
ＣＡ小出力ハイレベルになり、同期検出信号４がハイレ
ベルになり、同期確立になると同時に第１および第２の
５進カウンク７および８をリセットし、状態「０」にす
る。一方、第２の５進カウンク８の状態が「４」になる
と、ＣＡ小出力ハイレベルになり、同期検出信号４がロ
ウレベルになり、ハンティングになると同時に第１およ
び第２の５進カウンク７および８をリセットして状態「
Ｏ」にし、データ比較信号発生器６もリセットし、再び
フレームビットと同じ通信データが人力されるのを待つ
。したがって、パンティング中は前方保護である第２の
５進カウンク８は毎フレームをカウントするので、擬似
フレーム同期のとき従来のフレーム検出回路より短い時
間て次のノ＼ンティングに移ることができる。
期待されるフレームビットが人力され、データ比較器５
で判定され、一致したときに一致信号１８がハイレベル
になる。データクロック入力端子３にはデータと同じ速
さのクロックが人力され、データ比較信号発生器６から
は１フレームご冊 とにデータ比較命令信号１７が発生され、そのときに一
致信号１８がハイレベルであると第１の５進カウンク７
がカウントされ、第２の５進カウンク８は同期検出信号
４かロウレベルであるハンティング区間のときに一致信
号１８に関係なくカウントされ、同期検出信号４がハイ
レベルである同期確立中のときに一致信号１８がロウレ
ベルであればカウントされる。ＲＳフリップフロップ１
６はＳ入力がハイレベルになるとＱ出力はハイレベルに
なり、２人力がハイレベルになるとＱ出力がロウレベル
になる。第１の５進カウンク７の状態が「４」になると
ＣＡ小出力ハイレベルになり、同期検出信号４がハイレ
ベルになり、同期確立になると同時に第１および第２の
５進カウンク７および８をリセットし、状態「０」にす
る。一方、第２の５進カウンク８の状態が「４」になる
と、ＣＡ小出力ハイレベルになり、同期検出信号４がロ
ウレベルになり、ハンティングになると同時に第１およ
び第２の５進カウンク７および８をリセットして状態「
Ｏ」にし、データ比較信号発生器６もリセットし、再び
フレームビットと同じ通信データが人力されるのを待つ
。したがって、パンティング中は前方保護である第２の
５進カウンク８は毎フレームをカウントするので、擬似
フレーム同期のとき従来のフレーム検出回路より短い時
間て次のノ＼ンティングに移ることができる。
第５図は本発明の第二実施例の構成を示す回路接続図で
あり、第６図は第５図のタイミングチャートである。
あり、第６図は第５図のタイミングチャートである。
第二実施例は、第５図に示すように、与えられた第一パ
ルス信号を計数し、フルカウント時にセット信号を生成
する第一クロックである第一の５進カウンク７と、与え
られた第二パルス信号を計数する第二クロックである第
一の５進カウンタ８と、上記第二クロックのフルカウン
ト時に出力される信号を反転し、さらに、この反転され
た信号と上記セット信号とのノア演算を行ってリセット
信号を生成する第一演算回路であるインバータ１３およ
びノア回路１４と、上記セット信号に応じて同期検出信
号を生成し、上記リセット信号に応じて同期検出信号４
のレベルが反転された信号を生成にする第一 フリップ
フロップであるＲＳフリップフロップ１６と、通信デー
タと期待されるフレーノ、ビットとの一致時に一致信号
１８を出力するデータ比較器５と、この一致信号１８に
応じて出力がセットされる第二フリップフロップである
ＲＳフリップフロップ２０と、通信データのクロックが
与えられ、この第二フリップフロップの出力でリセット
され、データ比較命令信号１７を発生ずるデータ比較信
号発生器６とを備え、さらに、本発明の特徴とする手段
として、データ比較器５は、上記データ比較信号に応じ
てエネーブル状態に設定される構成であり、データ比較
命令信号１７を上記第一パルス信号として上記第一カウ
ンタ手段に与える回路手段と、一致信号１８と同期検出
信号４とのナンド演算を行い、さらに、この演算結果と
上記データ比較信号どのアンド演算を行い、この演算結
果を第二パルス信号として上記第二カウンク手段に与え
る第二演算手段であるナンド回路１１およびアンド回路
１２とを備え、上記第二フリップフロップ２０は上記リ
セット信号に応じてその出力がリセットされる構成であ
る。
ルス信号を計数し、フルカウント時にセット信号を生成
する第一クロックである第一の５進カウンク７と、与え
られた第二パルス信号を計数する第二クロックである第
一の５進カウンタ８と、上記第二クロックのフルカウン
ト時に出力される信号を反転し、さらに、この反転され
た信号と上記セット信号とのノア演算を行ってリセット
信号を生成する第一演算回路であるインバータ１３およ
びノア回路１４と、上記セット信号に応じて同期検出信
号を生成し、上記リセット信号に応じて同期検出信号４
のレベルが反転された信号を生成にする第一 フリップ
フロップであるＲＳフリップフロップ１６と、通信デー
タと期待されるフレーノ、ビットとの一致時に一致信号
１８を出力するデータ比較器５と、この一致信号１８に
応じて出力がセットされる第二フリップフロップである
ＲＳフリップフロップ２０と、通信データのクロックが
与えられ、この第二フリップフロップの出力でリセット
され、データ比較命令信号１７を発生ずるデータ比較信
号発生器６とを備え、さらに、本発明の特徴とする手段
として、データ比較器５は、上記データ比較信号に応じ
てエネーブル状態に設定される構成であり、データ比較
命令信号１７を上記第一パルス信号として上記第一カウ
ンタ手段に与える回路手段と、一致信号１８と同期検出
信号４とのナンド演算を行い、さらに、この演算結果と
上記データ比較信号どのアンド演算を行い、この演算結
果を第二パルス信号として上記第二カウンク手段に与え
る第二演算手段であるナンド回路１１およびアンド回路
１２とを備え、上記第二フリップフロップ２０は上記リ
セット信号に応じてその出力がリセットされる構成であ
る。
データ比較器１９はＥ入力がハイレベルのときに入力端
子１と入力端子２を比較し、一致しているときに一致信
号１８をハイレベルにする。したがって、データ比較信
号発生器６から１フレームごとに発生ずるデータ比較命
令信号１７がハイレベルになったときのみデータの比較
をする。第１の５進カウンタ７および第２の５進カウン
ク８以降の動作については第１の実施例と同様である。
子１と入力端子２を比較し、一致しているときに一致信
号１８をハイレベルにする。したがって、データ比較信
号発生器６から１フレームごとに発生ずるデータ比較命
令信号１７がハイレベルになったときのみデータの比較
をする。第１の５進カウンタ７および第２の５進カウン
ク８以降の動作については第１の実施例と同様である。
本発明は、以上説明したように、ハフティング中に存在
した擬似同期信号の回数をＮとすれば、フレーム同期確
立までの時間についておよそ１フレ一ム時間のＮ倍相当
分を短縮することができる効果がある。
した擬似同期信号の回数をＮとすれば、フレーム同期確
立までの時間についておよそ１フレ一ム時間のＮ倍相当
分を短縮することができる効果がある。
第１図は、本発明第一実施例の構成を示す回路接続図。
第２図は、第１図中の微分回路の動作を示すタイミング
図。 第３図は、第１図中の５進カウンタの動作を示すタイミ
ング図。 第４図は、本発明第一実施例の動作を示すタイミング図
。 第５図は、本発明第二実施例の構成を示す回路接続図。 第６図は、本発明第二実施例の動作を示すタイミング図
。 第７図は、従来例の構成を示す回路接続図。 第８図は、従来例の動作を示すタイミング図。 １．２・・・入力端子、３・・・デーフクロツタ入力端
子、４・・・同期検出信号、５．１９・・・データ比較
器、６・・・データ比較信号発生器、７・・・第１の５
進カウンク、８・・・第２の５進カウンタ、９．１ｏ・
・・微分回路、１１・・・ナンド回路、１２・・・アン
ド回路、１３・・・インバータ、１４・・・ノア回路、
１５・・・オア回路、１６．２０・・・ＲＳフリップフ
ロップ、１７・・・データ比較命令信号、１８・・・−
致信号。
図。 第３図は、第１図中の５進カウンタの動作を示すタイミ
ング図。 第４図は、本発明第一実施例の動作を示すタイミング図
。 第５図は、本発明第二実施例の構成を示す回路接続図。 第６図は、本発明第二実施例の動作を示すタイミング図
。 第７図は、従来例の構成を示す回路接続図。 第８図は、従来例の動作を示すタイミング図。 １．２・・・入力端子、３・・・デーフクロツタ入力端
子、４・・・同期検出信号、５．１９・・・データ比較
器、６・・・データ比較信号発生器、７・・・第１の５
進カウンク、８・・・第２の５進カウンタ、９．１ｏ・
・・微分回路、１１・・・ナンド回路、１２・・・アン
ド回路、１３・・・インバータ、１４・・・ノア回路、
１５・・・オア回路、１６．２０・・・ＲＳフリップフ
ロップ、１７・・・データ比較命令信号、１８・・・−
致信号。
Claims (1)
- 【特許請求の範囲】 １、与えられた第一パルス信号を計数し、フルカウント
時にセット信号を生成する第一カウンタと、与えられた
第二パルス信号を計数する第二カウンタと、上記第二カ
ウンタのフルカウント時に出力される信号を反転し、さ
らに、この反転された信号と上記セット信号とのノア演
算を行ってリセット信号を生成する第一演算回路、上記
セット信号に応じて同期検出信号を生成し、上記リセッ
ト信号に応じて同期検出信号のレベルが反転された信号
を生成にする第一フリップフロップと、通信データと期
待されるフレームビットとの一致時に一致信号を出力す
るデータ比較器と、この一致信号に応じて出力がセット
される第二フリップフロップと、通信データのクロック
が与えられ、この第二フリップフロップの出力でリセッ
トされ、データ比較信号を発生するデータ比較信号発生
器とを備えたフレーム検出回路において、 上記一致信号と上記データ比較信号とのアンド演算を行
い、この演算結果を第一パルス信号として上記第一カウ
ンタ手段に与える第二演算手段と、上記一致信号と上記
同期検出信号とのナンド演算を行い、さらに、この演算
結果と上記データ比較信号とのアンド演算を行い、この
演算結果を第二パルス信号として上記第二カウンタ手段
に与える第三演算手段とを備え、 上記第二フリップフロップは上記リセット信号に応じて
その出力がリセットされる構成であることを特徴とする
フレーム検出回路。 ２、与えられた第一パルス信号を計数し、フルカウント
時にセット信号を生成する第一カウンタと、与えられた
第二パルス信号を計数する第二カウンタと、上記第二カ
ウンタのフルカウント時に出力される信号を反転し、さ
らに、この反転された信号と上記セット信号とのノア演
算を行ってリセット信号を生成する第一演算回路と、上
記セット信号に応じて同期検出信号を生成し、上記リセ
ット信号に応じて同期検出信号のレベルが反転された信
号を生成にする第一フリップフロップと、通信データと
期待されるフレームビットとの一致時に一致信号を出力
するデータ比較器と、この一致信号に応じて出力がセッ
トされる第二フリップフロップと、通信データのクロッ
クが与えられ、この第二フリップフロップの出力でリセ
ットされ、データ比較信号を発生するデータ比較信号発
生器とを備えたフレーム検出回路において、 上記データ比較器は、上記データ比較信号に応じてエネ
ーブル状態に設定される構成であり、上記データ比較信
号を上記第一パルス信号として上記第一カウンタ手段に
与える回路手段と、上記一致信号と上記同期検出信号と
のナンド演算を行い、さらに、この演算結果と上記デー
タ比較信号とのアンド演算を行い、この演算結果を第二
パルス信号として上記第二カウンタ手段に与える第二演
算手段とを備え、 上記第二フリップフロップは上記リセット信号に応じて
その出力がリセットされる構成であることを特徴とする
フレーム検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267851A JP2625249B2 (ja) | 1990-10-04 | 1990-10-04 | フレーム検出回路 |
| US07/771,466 US5208840A (en) | 1990-10-04 | 1991-10-04 | Method and arrangement for detecting framing bit sequence in digital data communications system |
| CA002052811A CA2052811C (en) | 1990-10-04 | 1991-10-04 | Framing bit sequence detection in digital data communication systems |
| EP91309121A EP0479607B1 (en) | 1990-10-04 | 1991-10-04 | Method and arrangement for detecting framing bit sequence in digital data communications system |
| DE69120364T DE69120364T2 (de) | 1990-10-04 | 1991-10-04 | Verfahren und Gerät zur Wahrnehmung einer Rahmenbitfolge in einem digitalen Datenübertragungssystem |
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|---|---|---|---|
| JP2267851A JP2625249B2 (ja) | 1990-10-04 | 1990-10-04 | フレーム検出回路 |
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- 1991-10-04 US US07/771,466 patent/US5208840A/en not_active Expired - Lifetime
- 1991-10-04 EP EP91309121A patent/EP0479607B1/en not_active Expired - Lifetime
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| EP0479607B1 (en) | 1996-06-19 |
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