JPS59219049A - フレ−ム同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）３発明の技術分野 本発明はフレーム同期方式に係り、特にフレーム・パタ
ーンの検出結果を直列信号より並列信号に変換し、動作
速度を下げ以後の同期処理を容易ならしめる様にしたフ
レーム同期方式に関するものである。

申）、従来技術と問題点 従来のフレーム同期方式の一実施例を図を使用して説明
する。

第１図の（ａ）はＰＣＭ受信データ系列を示し、図に示
す様に１フレームはＮビットで構成され、最初のｍビッ
ト（此の例ではｍ＝６である）はフレーム同期パターン
である。

第１図の（ｂｌは第２図の動作説明図である。

第２図は従来のフレーム同期方式の一実施例の構成図を
示し、図中１はシフト・レジスタ（６ビツト）、２は一
致検出ゲート、３ば同期処理部、４はフレーム・カウン
タである。

第２図に示す様に従来技術によると、第１図の（８１の
様な６ビソトのフレーム同期パターンを有するＰＣＭ受
信データ系列を６ビツトのシフト・レジスタ１に入力し
、シフト・レジスタ１の出力を一致検出ゲート２に入力
する。−数構出ゲート２は受信データ系列の内予め定め
られたフレーム同期パターンが検出された時“１”の信
号を出力する様に構成されている。即ち一致検出ゲート
２の入力は前記のフレーム同期パターン（００１０１１
Ｊに合致する様に其の第３．５．６の入力はインヒビソ
トされているので、シフト・レジスタ１に前記のフレー
ム同期パターン（００１０１１）が入力された時にのみ
、−数構出ゲート２はフレーム・パターンの検出信号を
出力する。

第１図の（ｂｌに示す信号αは、同期パターン検出信号
である。

此の同期パターン検出信号αは同期処理部３、フレーム
・カウンタ４に送られる。フレーム・カウンタ４は同期
パターン検出信号αを受けると直ちに計数を開始し、１
フレ一ム分のパルス（勿論Ｎビットである）を計数した
時（第１図の（ｂ）のβの時点）に、同期処理部３に信
号を送る。

同期処理部３ば若し先の同期パターン検出信号αが正し
いものであるならば此の時点に於いて次の同期パターン
検出信号βを受信する筈であるので次の間１すｊパター
ン検出信号βが有るか無いかを検査する。若し有れば、
正常に動作していることを確認したことになり、若し無
ければ先に検出した同期パターンαは正しいものでない
ことが判明する。此の様な動作を同期保護動作と云う。

以上の説明により明らかな様に従来技術によると第２図
に示す回路は総てクロックと同一の速度で動作しなけれ
ばならない。従ってフレーム・パターン検出後の回路も
使用素子に受信入力データ速度と同一の高速のものが要
求され、従って消費電力も大きく、且つ使用素子も限定
されると云う大きい欠点があった。

（Ｃ）２発明の目的 本発明の目的は従来技術の有する上記の欠点を除去し１
、フレーム・パターンの検出結果を直列信号より並列信
号に変換し、動作速度を下げ、以後の同期処理部に低電
力、低価格の回路素子を使用して構成することを可能に
する良好なフレーム同期方式を提供することである。

（ｄ）０発明の構成 上記の目的は本発明によれば、直列データ信号中に複数
Ｎビット毎に集中的に挿入された複数ｍヒツト構成のフ
レーム同期パターンを検出し、前記データ信号系列のフ
レーム同期を取るフレーム同期方式に於いて、集中的に
挿入された前記複数ｍビット構成のフレーム同期パター
ンを検出する手段と検出結果を並列信１号に変換する直
並列変換器とを有し、前記フレーム同期パターンの検出
結果を、前記複数ｍより小さい複数にビットに直並列変
換することにより以後の動作速度を下げることを特徴と
するフレーム同期方式を提供することにより達成される
。

（ｅ）６発明の実施例 以下本発明のフレーム同期方式の一実施例を図を使用し
て詳細に説明する。

第３図は本発明の一実施例の構成を示すブロック図で図
中、１はシフト・レジスタ、２は一数構出ゲート、３は
同期処理部、４はフレーム・カウンタ、５は直並列変換
器（シフト・レジスタ）、６は分周器である。

今６ビツト構成のフレーム同期パターンを使用するもの
とする。即ちｍ＝５である。

受信されたＰＣＭ信号系列はシフト・レジスタ１に入力
され、例えば、（００１０１１）なるフレーム同期パタ
ーンが検出されると、−数構出ゲート２の出力に同期パ
ターン検出信号を出す。

此のフレーム・パターンの検出結果をにビットの直並列
変換器（シフト・レジスタ）５に入力する。

此の時ｍ　＞　ｋとする。此の場合、ｍ＞ｋなる関係が
成立するならば、直並列変換器５のに個の出力ビツト中
に同期パターンの検出したことを示すビットは２ビツト
以上存在することは無い。

即ち、前記のフレーム同期パターン（００１０１１〕の
前後にビットを考えた時、ｋを今一番大きい５としても
ｘｘｘｘｘｏ　Ｑ　１０１１　ｘｘｘ−ｘｘの信号系列
から、（００１０１１）となる組合せは１回しか出ない
。

此の様に直並列変換器５の並列出力信号（４ビツト）の
中に同期パターン検出信号が入った時にフレーム・カウ
ンタ４の計数を開始させ、フレーム・カウンタ４が１フ
レ一ム分の計数の終了時点で従来技術の場合と同様に同
期処理部３に信号を送り、次の同期パターン検出信号が
有るか無いかを判定する。

同期処理部３は従来例の場合と同じ上記の様な同期保護
動作を行うが、直並列変換器５を使用することにより受
信ＰＣＭデータ・レートの１／にのクロック・レート即
ち１／に分周器６出力のクロックで動作させることが可
能となる。

（ｆ）１発明の効果 以上詳細に説明した様に本発明によれば、同期処理部を
低速クロックにより駆動出来るので、同期処理部に安価
な入手し安い回路素子を使用することが出来ると云う大
きい効果がある。

【図面の簡単な説明】

第１図の（ａ）はＰＣＭの受信データ系列を示す図で、
（ｂｌは第２図の動作を説明する図である。 第２図は従来の同期回路を示し、図中１はシフト・レジ
スタ（６ビツト）、２は一致検出ゲート、３は同期処理
部、４はフレーム・カウンタである。 第３図は本発明の一実施例を示すブロック図で図中、ｌ
はシフト・レジスタ、２は一致検出ゲート、３は同期処
理部、４はフレーム・カウンタ、５は直並列変換器（シ
フト・レジスタ）、６は分周器である。

Claims (1)

【特許請求の範囲】
1. １列データ信号中に複数Ｎビット毎に集中的に挿入され
   た複数ｍビット構成のフレーム同期パターンを検出し、
   前記データ信号系列のフレーム同期を取るフレーム同期
   方式に於いて、集中的に挿入された前記複数ｍビット構
   成のフレーム同期パターンを検出する手段と検出結果を
   並列信号に変換する直並列変換器とを有し、前記フレー
   ム同期パターンの検出結果を、前記複数ｍより小さい複
   数にビットに直並列変換することにより以後の動作速度
   を下げることを特徴とするフレーム同期方式。