JPS63139418A - 一定周期のパルス信号検出回路 - Google Patents
一定周期のパルス信号検出回路Info
- Publication number
- JPS63139418A JPS63139418A JP61286943A JP28694386A JPS63139418A JP S63139418 A JPS63139418 A JP S63139418A JP 61286943 A JP61286943 A JP 61286943A JP 28694386 A JP28694386 A JP 28694386A JP S63139418 A JPS63139418 A JP S63139418A
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- JP
- Japan
- Prior art keywords
- pulse signal
- counter
- signal
- constant period
- shift register
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000737 periodic effect Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 206010027339 Menstruation irregular Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一定の繰返し時間間隔で入力されるパルス信号
（以下定周期パルス信号という）を検出する回路に関す
る。
（以下定周期パルス信号という）を検出する回路に関す
る。
従来この糧の回路としては例えば特願昭６０−２０８４
０３ 、６０−２８９７８６および６０−２３０２６３
がある。
０３ 、６０−２８９７８６および６０−２３０２６３
がある。
本発明は、クロック信号に同期したパルス信号（以下同
期化パルス信号という）をクロック信号に同期して入力
しシフトさせるシフトレジスタと、シフトレジスタを構
成する各単位レジスタの出力を供給され、各単位レジス
タから供給される信号が論理値ｌの場合のみ計数動作指
示を受け付ける複数のカウンタと、同期化パルス信号を
供給され複数のカウンタを制御する制御回路で構成され
、同期化パルス信号が制御回路に入力されると制御回路
から各カウンタに計数動作指示信号を出力する事を特徴
とする一定周期のパルス信号検出回路である。
期化パルス信号という）をクロック信号に同期して入力
しシフトさせるシフトレジスタと、シフトレジスタを構
成する各単位レジスタの出力を供給され、各単位レジス
タから供給される信号が論理値ｌの場合のみ計数動作指
示を受け付ける複数のカウンタと、同期化パルス信号を
供給され複数のカウンタを制御する制御回路で構成され
、同期化パルス信号が制御回路に入力されると制御回路
から各カウンタに計数動作指示信号を出力する事を特徴
とする一定周期のパルス信号検出回路である。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す系統図である。
入力端子ｌにパルス列が入力されると整形回路２で一定
のしきい値と比較され、論理値１．０の論理レベル信号
に変換される。この信号は同期北回１ｆ！３に供給され
、クロック信号に同期してサンプリングされ、時間的に
量子化され同期化回路３から同期化パルス信号として出
力される。同期化パルス信号はシフトレジスタ４に供給
され、クロック信号に同期して順次シフトされる。なお
シフトレジスタ４は初期状態でクリアされているものと
する。
のしきい値と比較され、論理値１．０の論理レベル信号
に変換される。この信号は同期北回１ｆ！３に供給され
、クロック信号に同期してサンプリングされ、時間的に
量子化され同期化回路３から同期化パルス信号として出
力される。同期化パルス信号はシフトレジスタ４に供給
され、クロック信号に同期して順次シフトされる。なお
シフトレジスタ４は初期状態でクリアされているものと
する。
第２図は同期化パルス信号とシフトレジスタ４の各単位
レジスタの内容を示すタイミング図である。同期化パル
ス信号は同図Ｂに示すように一定周期Ｔのパルス信号１
１１．１１３ ｔ ｌ １５５１１６と不規則な周期の
パルス信号１１２，１１４が含まれているとする。ここ
でＴはクロ、り信号の１０クロ、りとする。
レジスタの内容を示すタイミング図である。同期化パル
ス信号は同図Ｂに示すように一定周期Ｔのパルス信号１
１１．１１３ ｔ ｌ １５５１１６と不規則な周期の
パルス信号１１２，１１４が含まれているとする。ここ
でＴはクロ、り信号の１０クロ、りとする。
同図Ａのクロ、り信号の１０１が立上った直後のシフト
レジスタ４の内容を同図Ｃに示す。又、クロック信号の
１０８が立上った直後のシフトレジスタ４の内容を同図
りに示す。同図りにおいて、シフトレジスタ４の単位レ
ジスタ＃１の内容は論理値Ｏであり、同様に単位レジス
タ＃２〜＃６の内容も０である。単位レジスタ＃７の内
容は同図Ｂの１１１で示すパルス信号がシフトされたた
め論理値ｌとなる。同様にして同図Ｅ−Ｈはクロック信
号の１１１．１１６．１２１．１３１の立上りｆｔ直後
のシフトレジスタ４の各単位レジスタの内容を示す。
レジスタ４の内容を同図Ｃに示す。又、クロック信号の
１０８が立上った直後のシフトレジスタ４の内容を同図
りに示す。同図りにおいて、シフトレジスタ４の単位レ
ジスタ＃１の内容は論理値Ｏであり、同様に単位レジス
タ＃２〜＃６の内容も０である。単位レジスタ＃７の内
容は同図Ｂの１１１で示すパルス信号がシフトされたた
め論理値ｌとなる。同様にして同図Ｅ−Ｈはクロック信
号の１１１．１１６．１２１．１３１の立上りｆｔ直後
のシフトレジスタ４の各単位レジスタの内容を示す。
各単位レジスタの出力は第１図に示すようにカウンタ群
６に入力され、カウンタ群の各カウンタの計数動作制御
端子（以下Ｅ端子という）に供給される。カウンタ群へ
の信号の入力を第３図に示す。カウンタはＥ端子に論理
値ｌの信号を入力された場合に計数可能となシ、ＣＰ端
子へ信号が入力されると１ずつカウントアツプする。Ｅ
端子に論理値０の信号を入力されている場合は計数不可
能とな９、ＣＰ端子に信号が入力されても計数を行なわ
ない。なお各カウンタは初期状態でＯＫクリアされてい
るものとする。
６に入力され、カウンタ群の各カウンタの計数動作制御
端子（以下Ｅ端子という）に供給される。カウンタ群へ
の信号の入力を第３図に示す。カウンタはＥ端子に論理
値ｌの信号を入力された場合に計数可能となシ、ＣＰ端
子へ信号が入力されると１ずつカウントアツプする。Ｅ
端子に論理値０の信号を入力されている場合は計数不可
能とな９、ＣＰ端子に信号が入力されても計数を行なわ
ない。なお各カウンタは初期状態でＯＫクリアされてい
るものとする。
第１図の同期化回路３の出力は制御回路５にも入力され
てお９、制御回路５に論理値１の同期化パルス信号が入
力されると、制御回路５はカウンタ群６の各カウンタに
計数動作指示信号を出力する。計数動作指示信号は第３
図に示すように各カウンタのＣＰ端子に接続されており
、各カウンタはＥ端子に論理値１が入力されていれはｌ
だけカウントアツプする。従って、第２図Ｂの同期化パ
ルス信号１１１によって制御回路５から計数動作指示信
号が出力されるが、シフトレジスタの単位レジスタ弁１
．＃２は内容が論理値０なのでカウンタ＋１．＋２はカ
ウントアツプしない。又、第２図Ｂの同期化パルス信号
１１２によって制御回路５から計数動作指示信号が出力
され、この場合にはシフトレジスタの単位レジスタ＃７
の内容が論理値工なのでカウンタ＃７のみがカウントア
ツプする。同様にして、同期化パルス信号１１３によっ
てカランタ＄３．＃−１０がカウントアツプし、同期化
パルス信号１１４によってカウンタ＃６゜＋９ 、＋１
６がカウントアツプし、同期化パルス信号１１５により
てカウンタ＄４ 、＋１０ Ｊ１３゜＋２０がカウント
アツプし、同期化パルス信号１１６によってカウンタ＄
１０ 、＄１４．＃２０．＄２３゜＋３０がカウントア
ツプする。
てお９、制御回路５に論理値１の同期化パルス信号が入
力されると、制御回路５はカウンタ群６の各カウンタに
計数動作指示信号を出力する。計数動作指示信号は第３
図に示すように各カウンタのＣＰ端子に接続されており
、各カウンタはＥ端子に論理値１が入力されていれはｌ
だけカウントアツプする。従って、第２図Ｂの同期化パ
ルス信号１１１によって制御回路５から計数動作指示信
号が出力されるが、シフトレジスタの単位レジスタ弁１
．＃２は内容が論理値０なのでカウンタ＋１．＋２はカ
ウントアツプしない。又、第２図Ｂの同期化パルス信号
１１２によって制御回路５から計数動作指示信号が出力
され、この場合にはシフトレジスタの単位レジスタ＃７
の内容が論理値工なのでカウンタ＃７のみがカウントア
ツプする。同様にして、同期化パルス信号１１３によっ
てカランタ＄３．＃−１０がカウントアツプし、同期化
パルス信号１１４によってカウンタ＃６゜＋９ 、＋１
６がカウントアツプし、同期化パルス信号１１５により
てカウンタ＄４ 、＋１０ Ｊ１３゜＋２０がカウント
アツプし、同期化パルス信号１１６によってカウンタ＄
１０ 、＄１４．＃２０．＄２３゜＋３０がカウントア
ツプする。
第２図Ａのクロ、り信号１３２が立上った直後の各カウ
ンタの内容を第４図に示す。第４図において＃ｌＯ及び
＋２０の各カウンタのカウント数は３及び２となってお
り、他のカウンタのカウント数よシ大きくなっている。
ンタの内容を第４図に示す。第４図において＃ｌＯ及び
＋２０の各カウンタのカウント数は３及び２となってお
り、他のカウンタのカウント数よシ大きくなっている。
このように定周期パルス信号の周期の整数倍の番号のカ
ウンタは他のカウンタよりも多くカウントアツプされる
。従って各カウンタの内容を調べることにより定周期パ
ルス信号を検出する事が可能となる。
ウンタは他のカウンタよりも多くカウントアツプされる
。従って各カウンタの内容を調べることにより定周期パ
ルス信号を検出する事が可能となる。
次に定周期パルス信号の判定方法の手順の一例を示す３
゜ 手順（１） シフトレジスタ及び各カウンタを初期化
する。
゜ 手順（１） シフトレジスタ及び各カウンタを初期化
する。
手順（２）各カウンタのキャリーアウト信号を監視し、
最初に出力されたキャリーアウト信号によって下記の（
３）以降の手順を行う。
最初に出力されたキャリーアウト信号によって下記の（
３）以降の手順を行う。
手順（３）初期化してから制御回路に入力された同期化
パルス信号の総数を制御回路内のカウンタから読み出し
、一定のしきい値数と比較し、しきい値数を越えるよう
であれば定周期パルス信号はないものと判定し、手順（
１）に戻る。しきい値を越え々ければ手順（４）以降を
行う。
パルス信号の総数を制御回路内のカウンタから読み出し
、一定のしきい値数と比較し、しきい値数を越えるよう
であれば定周期パルス信号はないものと判定し、手順（
１）に戻る。しきい値を越え々ければ手順（４）以降を
行う。
手順（４）まずキャリーアウト信号を出力したカウンタ
の番号を調べる。この番号をＮとする。
の番号を調べる。この番号をＮとする。
手順（５）次にＮの整数倍の数と同じ番号のカウンタ及
びその近傍の番号のカウンタの内容を読み出し％Ｎ番目
のカウンタとほぼ等しい計数値であるか比較する。はぼ
等しい計数値ならば（６）の手順に進むが、そうでない
場合は（１）の手順に戻る。
びその近傍の番号のカウンタの内容を読み出し％Ｎ番目
のカウンタとほぼ等しい計数値であるか比較する。はぼ
等しい計数値ならば（６）の手順に進むが、そうでない
場合は（１）の手順に戻る。
手順（６）Ｎの整数分の１の数と同じ番号のカウンタ及
びその近傍の番号のカウンタの内容を読み出し、Ｎ番目
のカウンタとほぼ等しい計数値でないか比較する。はぼ
等しい計数値があれは最も小さい数を一定周期を示すク
ロック数と判定する。はぼ等しい計数値がなければＮを
一定周期を示すクロック数と判定する。
びその近傍の番号のカウンタの内容を読み出し、Ｎ番目
のカウンタとほぼ等しい計数値でないか比較する。はぼ
等しい計数値があれは最も小さい数を一定周期を示すク
ロック数と判定する。はぼ等しい計数値がなければＮを
一定周期を示すクロック数と判定する。
以上の手順により定周期パルス信号の検出と周期を求め
ることができる。
ることができる。
以上説明したように本発明はシフトレジスタとカウンタ
群を組み合せ、カウンタの内容を調べることにより定周
期パルス信号を検出でき、さらに力、ウンタの番号によ
って定周期パルス信号の周期も知ることができる。
群を組み合せ、カウンタの内容を調べることにより定周
期パルス信号を検出でき、さらに力、ウンタの番号によ
って定周期パルス信号の周期も知ることができる。
第１図は本発明の一実施例の構成を示す系統図、第２図
はシフトレジスタの各単位レジスタの内容を示すタイミ
ング図、第３図はカウンタ群への入出力信号を示す回路
図、第４図はカウンタの内容を示す図である。 １・・・・・・入力端子、２・・・・・・整形回路、３
・旧・・同期化回路、４・・・・・・シフトレジスタ、
５・・・・・・制御回路、６・・・・・・カウンタ群、
１１１．１１２，１１３゜１１４．１１５，１１６・・
・・・・パルス信号。 代理人 弁理士 内 原 晋−゛ −＼−，ノパ 第３図 カランタ群への入出カイπ号 １０ ロＩＩ回ヨΣココ ３ １１ ■可匹画ｎロ ０ １２ 団Ｉ団圏刀Ｉ可コ ０ １３ ［Ｉ［四面ｆｆ１ ７４ ｍ可四１１） ｌ ｌ５０■四うＥＩＩＥ固 ０ １６ 口■扉面■■ロ １ １７ 日■匹迅■■固 ０ ７８ 固■四扉■■固 Ｏ 、ｆｉ４図 ７？ Ｗ訂ｄ 。
はシフトレジスタの各単位レジスタの内容を示すタイミ
ング図、第３図はカウンタ群への入出力信号を示す回路
図、第４図はカウンタの内容を示す図である。 １・・・・・・入力端子、２・・・・・・整形回路、３
・旧・・同期化回路、４・・・・・・シフトレジスタ、
５・・・・・・制御回路、６・・・・・・カウンタ群、
１１１．１１２，１１３゜１１４．１１５，１１６・・
・・・・パルス信号。 代理人 弁理士 内 原 晋−゛ −＼−，ノパ 第３図 カランタ群への入出カイπ号 １０ ロＩＩ回ヨΣココ ３ １１ ■可匹画ｎロ ０ １２ 団Ｉ団圏刀Ｉ可コ ０ １３ ［Ｉ［四面ｆｆ１ ７４ ｍ可四１１） ｌ ｌ５０■四うＥＩＩＥ固 ０ １６ 口■扉面■■ロ １ １７ 日■匹迅■■固 ０ ７８ 固■四扉■■固 Ｏ 、ｆｉ４図 ７？ Ｗ訂ｄ 。
Claims (1)
- 同期化パルス信号をクロック信号に同期して入力しシフ
トさせるシフトレジスタと、シフトレジスタを構成する
各単位レジスタの出力を供給され各単位レジスタから供
給される信号が論理値１の場合のみ計数動作指示を受け
付ける複数のカウンタと、同期化パルス信号を供給され
複数のカウンタを制御する制御回路とを有し、同期化パ
ルス信号が制御回路に入力されると制御回路から各カウ
ンタに計数動作指示信号を出力する事を特徴とする一定
周期のパルス信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61286943A JPS63139418A (ja) | 1986-12-01 | 1986-12-01 | 一定周期のパルス信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61286943A JPS63139418A (ja) | 1986-12-01 | 1986-12-01 | 一定周期のパルス信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63139418A true JPS63139418A (ja) | 1988-06-11 |
Family
ID=17710961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61286943A Pending JPS63139418A (ja) | 1986-12-01 | 1986-12-01 | 一定周期のパルス信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63139418A (ja) |
-
1986
- 1986-12-01 JP JP61286943A patent/JPS63139418A/ja active Pending
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