JP2622877B2 - 同期信号検出装置 - Google Patents
同期信号検出装置Info
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- JP2622877B2 JP2622877B2 JP1026667A JP2666789A JP2622877B2 JP 2622877 B2 JP2622877 B2 JP 2622877B2 JP 1026667 A JP1026667 A JP 1026667A JP 2666789 A JP2666789 A JP 2666789A JP 2622877 B2 JP2622877 B2 JP 2622877B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号中より同期信号を見つけるための同期
信号検出装置に関する。
信号検出装置に関する。
（従来の技術） 近年、集積回路の集積度向上に伴い、多くの素子を集
積回路上に設けることが可能となりより高度な機能をも
った集積回路を実現することが望まれている。
積回路上に設けることが可能となりより高度な機能をも
った集積回路を実現することが望まれている。
第８図は、コンパクトディスクで使用されている従来
の同期信号検出装置回路図である。第８図において、46
は24ビットシフトレジスタ、47は24ビットシフトレジス
タの入力、48は24ビットシフトレジスタのクロック入
力、49,50,51はインバータ、52は24入力のNOR、55はNOR
52の出力である。第９図は第８図に示した従来の24ビッ
トシフトレジスタ46の回路図であって、56,57,58,68,7
7,78,79はＤフリップフロップである。
の同期信号検出装置回路図である。第８図において、46
は24ビットシフトレジスタ、47は24ビットシフトレジス
タの入力、48は24ビットシフトレジスタのクロック入
力、49,50,51はインバータ、52は24入力のNOR、55はNOR
52の出力である。第９図は第８図に示した従来の24ビッ
トシフトレジスタ46の回路図であって、56,57,58,68,7
7,78,79はＤフリップフロップである。
次に上記従来例の同期信号検出装置の動作について説
明する。コンパクトディスクで用いられている24ビット
の同期信号は第７図に示されている。この同期信号がMS
B側から入力47に入り、クロック入力48から入力される
クロックにより24ビットシフトレジスタ46に入って行
く。同期信号のLSBが24ビットシフトレジスタ46に入っ
た時、24ビットシフトレジスタのＤフリップフロップ5
7,68,79の出力Ｑは“1"、Ｄフリップフロップ56,58〜67
および69〜78は出力Ｑは“0"、インバータ49,50,51の出
力は“0"となり24入力NORの入力は全て“0"、したがっ
て出力55は“1"となる。第７図に示した同期信号以外の
信号が24ビットシフトレジスタ46に入力された時は、24
入力NORの入力の何れかが“1"となり出力55は“0"とな
る。
明する。コンパクトディスクで用いられている24ビット
の同期信号は第７図に示されている。この同期信号がMS
B側から入力47に入り、クロック入力48から入力される
クロックにより24ビットシフトレジスタ46に入って行
く。同期信号のLSBが24ビットシフトレジスタ46に入っ
た時、24ビットシフトレジスタのＤフリップフロップ5
7,68,79の出力Ｑは“1"、Ｄフリップフロップ56,58〜67
および69〜78は出力Ｑは“0"、インバータ49,50,51の出
力は“0"となり24入力NORの入力は全て“0"、したがっ
て出力55は“1"となる。第７図に示した同期信号以外の
信号が24ビットシフトレジスタ46に入力された時は、24
入力NORの入力の何れかが“1"となり出力55は“0"とな
る。
つまり上記従来の同期信号検出装置に同期信号が入力
された時、出力55は“1"となり、同期信号以外の信号が
入力された時出力55は“0"となるもので同期信号の検出
を行うことができる。
された時、出力55は“1"となり、同期信号以外の信号が
入力された時出力55は“0"となるもので同期信号の検出
を行うことができる。
（発明が解決しようとする課題） しかしながら、上記従来の同期信号検出装置では、同
期信号のビット数と同じ幅の同期パターン検出装置を必
要とする問題点がある。
期信号のビット数と同じ幅の同期パターン検出装置を必
要とする問題点がある。
本発明は上記従来の問題点を解決するものであり、同
期信号よりも少ないビット数の同期パターン検出装置で
同期信号を検出する同期信号検出装置を提供することを
目的とするものである。
期信号よりも少ないビット数の同期パターン検出装置で
同期信号を検出する同期信号検出装置を提供することを
目的とするものである。
（課題を解決するための手段） 上記目的を達成するために本発明の同期信号検出装置
は、同期信号を繰り返しパターンに分けて検出すること
としたものである。
は、同期信号を繰り返しパターンに分けて検出すること
としたものである。
（作用） 本発明によれば、同期信号を繰り返しパターンに分け
て検出することができるため、同期信号よりも少ないビ
ット数の同期信号検出装置で同期信号を検出することが
できという作用を有する。
て検出することができるため、同期信号よりも少ないビ
ット数の同期信号検出装置で同期信号を検出することが
できという作用を有する。
（実施例） 第１図は、本発明の一実施例におけるコンパクトディ
スク用の同期信号検出装置の概略的なブロック図であ
る。第１図において、１は13ビットシフトレジスタ、２
は13ビットシフトレジスタの入力、３はクロック入力、
４は13ビットシフトレジスタの出力、５は同期パターン
検出装置、７は同期パターン検出装置５の出力、８はタ
イミング制御装置、10はタイミング制御装置８の出力、
12は出力制御装置、18は出力制御装置12の出力である。
第２図は第１図に示した実施例の13ビットシフトレジス
タの回路図であって、19ないし31はＤフリップフロップ
である。第３図は第１図に示した実施例の同期パターン
検出装置の回路図であって、32,33はインバータ、34は1
3入力ORである。第４図は第１図に示した本実施例のタ
イミング制御装置の回路図であって、35,36,37,38はＴ
フリップフロップ、39はＤフリップフロップ、40はRSフ
リップフロップ、41,42はNOR、43はRSフリップフロップ
40の出力でマスク信号である。第５図は第１図に示した
本実施例の出力制御装置の回路図であって、44はJKフリ
ップフロップ、45はAND、80はJKフリップフロップ44の
出力である。第６図は本実施例のタイミングチャートで
ある。第７図はコンパクトディスクで用いられる24ビッ
トの同期信号で、“1000000000010"の同期パターンで構
成されている。
スク用の同期信号検出装置の概略的なブロック図であ
る。第１図において、１は13ビットシフトレジスタ、２
は13ビットシフトレジスタの入力、３はクロック入力、
４は13ビットシフトレジスタの出力、５は同期パターン
検出装置、７は同期パターン検出装置５の出力、８はタ
イミング制御装置、10はタイミング制御装置８の出力、
12は出力制御装置、18は出力制御装置12の出力である。
第２図は第１図に示した実施例の13ビットシフトレジス
タの回路図であって、19ないし31はＤフリップフロップ
である。第３図は第１図に示した実施例の同期パターン
検出装置の回路図であって、32,33はインバータ、34は1
3入力ORである。第４図は第１図に示した本実施例のタ
イミング制御装置の回路図であって、35,36,37,38はＴ
フリップフロップ、39はＤフリップフロップ、40はRSフ
リップフロップ、41,42はNOR、43はRSフリップフロップ
40の出力でマスク信号である。第５図は第１図に示した
本実施例の出力制御装置の回路図であって、44はJKフリ
ップフロップ、45はAND、80はJKフリップフロップ44の
出力である。第６図は本実施例のタイミングチャートで
ある。第７図はコンパクトディスクで用いられる24ビッ
トの同期信号で、“1000000000010"の同期パターンで構
成されている。
次に上記実施例の動作について説明する。まず第２図
〜第５図の機能について説明する。第２図において、13
ビットシフトレジスタ１の入力２に入った信号が、クロ
ック入力３に入るクロックの立上りエッジでＤフリップ
フロップ19,20,21…とシフトしてゆく、Ｄフリップフロ
ップ19の出力ＱがLSBを、Ｄフリップフロップ31の出力
ＱがMSBを示している。
〜第５図の機能について説明する。第２図において、13
ビットシフトレジスタ１の入力２に入った信号が、クロ
ック入力３に入るクロックの立上りエッジでＤフリップ
フロップ19,20,21…とシフトしてゆく、Ｄフリップフロ
ップ19の出力ＱがLSBを、Ｄフリップフロップ31の出力
ＱがMSBを示している。
第３図において、同期パターン検出装置５の入力４
（13本）が、第２図のＤフリップフロップ19ないし31の
出力Ｑと接続されており左端がLSB、右端がMSBを示して
いる。また、インバータ32の入力はＤフリップフロップ
20の出力Ｑと、インバータ33の入力はＤフリップフロッ
プ31の出力Ｑと接続されている。この同期パターン検出
装置５の入力４に（MSB）“1000000000010"（LSB）なる
信号が入った時のみ13入力OR34の入力がすべて“0"とな
り出力７が“0"となる回路である。
（13本）が、第２図のＤフリップフロップ19ないし31の
出力Ｑと接続されており左端がLSB、右端がMSBを示して
いる。また、インバータ32の入力はＤフリップフロップ
20の出力Ｑと、インバータ33の入力はＤフリップフロッ
プ31の出力Ｑと接続されている。この同期パターン検出
装置５の入力４に（MSB）“1000000000010"（LSB）なる
信号が入った時のみ13入力OR34の入力がすべて“0"とな
り出力７が“0"となる回路である。
第４図において、タイミング制御装置８のマスク信号
43の初期値は“0"である。この時、Ｔフリップフロップ
35〜38で構成されている４ビットカウンターにはリセッ
トがかかっており、NOR42の出力は“0"である。また、
Ｄフリップフロップ39の出力NQの初期値は“0"である。
今、このタイミング制御装置８の入力７に第６図の同期
出力７に示す信号が、クロック３には第６図のクロック
入力３に示されるクロックが入った時の動作を説明す
る。入力７“1"の時はNOR41の出力は“0"となり、この
時４ビットカウンターにリセットがかかったままであっ
た。次に入力７が“0"になったタイミングT1（第６図）
の時、NOR41の入力は全て“0"となるので出力10は“1"
となる。この時も４ビットカウンターのリセットは入っ
たままである。次にクロックが入ったタイミングT2（第
６図）の時、Ｄフリップフロップ39のNQは“1"となり、
RSフリップフロップ40がセットされマスク信号43が“1"
となりNOR41の出力10が“0"となる。この時４ビットカ
ウンタのリセットが外れカウンターとしての動作が可能
となる。またマスク信号43が“1"なので入力７にいかな
る信号が入ったとしても出力10は“0"のままである。こ
の状態はクロック入力３にクロックが10発入るまで続
く、クロック入力にクロックが10発入ったタイミングT3
（第６図）時、Ｔフリップフロップ35,37の出力Ｑおよ
びＴフリップフロップ36,38の出力NQは“0"となり、NOR
42の出力は“1"となり、RSフリップフロップ40はリセッ
トされマスク信号43は“0"となる。第６図の同期出力７
は“0"となるのでNOR41の出力10は“1"となる。次のク
ロックがクロック入力３から入るタイミングT4（第６
図）ではＤフリップフロップ39の出力NQは“1"となりRS
フリップフロップ40はセットされ、マスク信号43が“1"
となり出力10は再び“0"となる。つまり出力10は第６図
のタイミング出力10のような動きをする。
43の初期値は“0"である。この時、Ｔフリップフロップ
35〜38で構成されている４ビットカウンターにはリセッ
トがかかっており、NOR42の出力は“0"である。また、
Ｄフリップフロップ39の出力NQの初期値は“0"である。
今、このタイミング制御装置８の入力７に第６図の同期
出力７に示す信号が、クロック３には第６図のクロック
入力３に示されるクロックが入った時の動作を説明す
る。入力７“1"の時はNOR41の出力は“0"となり、この
時４ビットカウンターにリセットがかかったままであっ
た。次に入力７が“0"になったタイミングT1（第６図）
の時、NOR41の入力は全て“0"となるので出力10は“1"
となる。この時も４ビットカウンターのリセットは入っ
たままである。次にクロックが入ったタイミングT2（第
６図）の時、Ｄフリップフロップ39のNQは“1"となり、
RSフリップフロップ40がセットされマスク信号43が“1"
となりNOR41の出力10が“0"となる。この時４ビットカ
ウンタのリセットが外れカウンターとしての動作が可能
となる。またマスク信号43が“1"なので入力７にいかな
る信号が入ったとしても出力10は“0"のままである。こ
の状態はクロック入力３にクロックが10発入るまで続
く、クロック入力にクロックが10発入ったタイミングT3
（第６図）時、Ｔフリップフロップ35,37の出力Ｑおよ
びＴフリップフロップ36,38の出力NQは“0"となり、NOR
42の出力は“1"となり、RSフリップフロップ40はリセッ
トされマスク信号43は“0"となる。第６図の同期出力７
は“0"となるのでNOR41の出力10は“1"となる。次のク
ロックがクロック入力３から入るタイミングT4（第６
図）ではＤフリップフロップ39の出力NQは“1"となりRS
フリップフロップ40はセットされ、マスク信号43が“1"
となり出力10は再び“0"となる。つまり出力10は第６図
のタイミング出力10のような動きをする。
第５図において、出力制御装置12のJKフリップフロッ
プ44の出力Ｑの初期値は“0"である。入力10が“0"の
時、JKフリップフロップの出力Ｑは変化せずAND45の出
力18は“0"である。入力10が“1"の時クロック入力３よ
りクロックが入るとJKフリップフロップ44の出力Ｑが
“1"となる。この時入力10が“1"であればAND45の出力1
8は“1"となる。
プ44の出力Ｑの初期値は“0"である。入力10が“0"の
時、JKフリップフロップの出力Ｑは変化せずAND45の出
力18は“0"である。入力10が“1"の時クロック入力３よ
りクロックが入るとJKフリップフロップ44の出力Ｑが
“1"となる。この時入力10が“1"であればAND45の出力1
8は“1"となる。
次に第１図のブロック図を第６図のタイミングチャー
トを基に説明する。第１図に示される同期検出装置に、
第７図に示される同期信号がMSB側よりクロック入力３
に入るクロックに同時して13ビットシフトレジスタ１に
入ってゆく。同期信号の13ビット目が13ビットシフトレ
ジスタ１に入ったタイミングT1の時、13ビットシフトレ
ジスタ１の出力４は“1000000000010"となり、同期パタ
ーン検出装置５の出力７は“0"となる。この時タイミン
グ制御装置８のマスク信号43は“0"なのでタイミング制
御装置８の出力10は“1"となる。次にクロック入力３に
クロックが１発入ったタイミングT2では、タイミング制
御装置８のマスク信号43は“1"、出力制御装置12のJKフ
リップフロップ44の出力Ｑは“1"となる。この後クロッ
ク入力３にクロックが10発入るまではタイミング制御装
置８のマスク信号43が“1"となっている。10発目のクロ
ックが入ったタイミングT3の時、13ビットシフトレジス
タ１の出力４は、“1000000000010"となっており同期パ
ターン検出装置５の出力７は“0"となる。この時タイミ
ング制御装置８の出力10は“1"となり、出力制御装置12
のAND45の入力は全て“1"となり出力18は“1"となる。
トを基に説明する。第１図に示される同期検出装置に、
第７図に示される同期信号がMSB側よりクロック入力３
に入るクロックに同時して13ビットシフトレジスタ１に
入ってゆく。同期信号の13ビット目が13ビットシフトレ
ジスタ１に入ったタイミングT1の時、13ビットシフトレ
ジスタ１の出力４は“1000000000010"となり、同期パタ
ーン検出装置５の出力７は“0"となる。この時タイミン
グ制御装置８のマスク信号43は“0"なのでタイミング制
御装置８の出力10は“1"となる。次にクロック入力３に
クロックが１発入ったタイミングT2では、タイミング制
御装置８のマスク信号43は“1"、出力制御装置12のJKフ
リップフロップ44の出力Ｑは“1"となる。この後クロッ
ク入力３にクロックが10発入るまではタイミング制御装
置８のマスク信号43が“1"となっている。10発目のクロ
ックが入ったタイミングT3の時、13ビットシフトレジス
タ１の出力４は、“1000000000010"となっており同期パ
ターン検出装置５の出力７は“0"となる。この時タイミ
ング制御装置８の出力10は“1"となり、出力制御装置12
のAND45の入力は全て“1"となり出力18は“1"となる。
第７図に示す同期信号以外の信号が上記の同期検出装
置に入った時、出力18は“0"となるので同期信号の検出
を行うことができる。
置に入った時、出力18は“0"となるので同期信号の検出
を行うことができる。
以上のように本実施例では、24ビットの同期信号を
“1000000000010"の同期パターンを検出することによ
り、同期信号のビット数より少ない13ビットのシフトレ
ジスタと同期パターン検出装置で検出することができ
る。
“1000000000010"の同期パターンを検出することによ
り、同期信号のビット数より少ない13ビットのシフトレ
ジスタと同期パターン検出装置で検出することができ
る。
なお、上記実施例では同期信号は“1000000000010"の
同期パターンで構成されているとしたが、複数の異なる
同期パターンに分けても良いことは言うまでもない。
同期パターンで構成されているとしたが、複数の異なる
同期パターンに分けても良いことは言うまでもない。
（発明の効果） 以上のように、本発明の同期信号検出装置は同期信号
を繰り返しパターンに分けて検出することができるた
め、同期信号よりも少ないビット数の同期信号検出装置
で同期信号を検出することができる。
を繰り返しパターンに分けて検出することができるた
め、同期信号よりも少ないビット数の同期信号検出装置
で同期信号を検出することができる。
第１図は本発明の一実施例における同期検出装置のブロ
ック図、第２図は上記実施例の13ビットシフトレジスタ
の回路図、第３図は上記実施例の同期パターン検出装置
の回路図、第４図は上記実施例のタイミング制御装置の
回路図、第５図は上記実施例の出力制御装置の回路図、
第６図は上記実施例のタイミングチャート、第７図はコ
ンパクトディスクの同期信号を示した図、第８図は従来
の同期信号検出装置の回路図、第９図は従来の24ビット
シフトレジスタの回路図である。 １……13ビットシフトレジスタ、2,47……入力、3,48…
…クロック入力、４……13ビットシフトレジスタの出
力、５……同期パターン検出装置、７……同期パターン
検出装置の出力、８……タイミング制御装置、10……タ
イミング制御装置の出力、12……出力制御装置、18……
出力制御装置の出力、19〜22,28〜31,39,55〜58,68,77
〜79……Ｄフリップフロップ、32,33,49,50,51……イン
バータ、34……13入力OR、35〜38……Ｔフリップフロッ
プ、40……RSフリップフロップ、41,42,52……NOR、55
……出力。
ック図、第２図は上記実施例の13ビットシフトレジスタ
の回路図、第３図は上記実施例の同期パターン検出装置
の回路図、第４図は上記実施例のタイミング制御装置の
回路図、第５図は上記実施例の出力制御装置の回路図、
第６図は上記実施例のタイミングチャート、第７図はコ
ンパクトディスクの同期信号を示した図、第８図は従来
の同期信号検出装置の回路図、第９図は従来の24ビット
シフトレジスタの回路図である。 １……13ビットシフトレジスタ、2,47……入力、3,48…
…クロック入力、４……13ビットシフトレジスタの出
力、５……同期パターン検出装置、７……同期パターン
検出装置の出力、８……タイミング制御装置、10……タ
イミング制御装置の出力、12……出力制御装置、18……
出力制御装置の出力、19〜22,28〜31,39,55〜58,68,77
〜79……Ｄフリップフロップ、32,33,49,50,51……イン
バータ、34……13入力OR、35〜38……Ｔフリップフロッ
プ、40……RSフリップフロップ、41,42,52……NOR、55
……出力。
Claims (1)
- 【請求項１】ｍビットのパターンの繰り返しからなるｎ
ビットの同期信号（ｎ＜2m、ｍおよびｎは自然数）を検
出しクロックと同期した同期信号を出力する同期信号検
出装置において、 前記クロックに基づいて前記ｎビットの同期信号を順次
入力し、前記ｍビットのパターンを検出する同期パター
ン検出装置と、 前記同期パターン検出装置においてｍビットのパターン
が検出されたのち、前記クロックが（ｎ−ｍ）回入力さ
れたことをカウントするタイミング制御装置と、 前記タイミング制御装置においてクロックが（ｎ−ｍ）
回入力されたことがカウントされたとき前記同期パター
ン検出装置がさらにｍビットのパターンを検出した場
合、同期信号を出力する出力制御装置とを有することを
特徴とする同期信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026667A JP2622877B2 (ja) | 1989-02-07 | 1989-02-07 | 同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026667A JP2622877B2 (ja) | 1989-02-07 | 1989-02-07 | 同期信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208873A JPH02208873A (ja) | 1990-08-20 |
| JP2622877B2 true JP2622877B2 (ja) | 1997-06-25 |
Family
ID=12199756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026667A Expired - Fee Related JP2622877B2 (ja) | 1989-02-07 | 1989-02-07 | 同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622877B2 (ja) |
-
1989
- 1989-02-07 JP JP1026667A patent/JP2622877B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02208873A (ja) | 1990-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |