JPH088563B2 - 保護段数計数回路 - Google Patents
保護段数計数回路Info
- Publication number
- JPH088563B2 JPH088563B2 JP1020238A JP2023889A JPH088563B2 JP H088563 B2 JPH088563 B2 JP H088563B2 JP 1020238 A JP1020238 A JP 1020238A JP 2023889 A JP2023889 A JP 2023889A JP H088563 B2 JPH088563 B2 JP H088563B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- synchronization
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同期パターン検出信号をもとに同期が確立
したか否かを判定する際、前方および後方保護をかける
保護段数計数回路に関するものである。
したか否かを判定する際、前方および後方保護をかける
保護段数計数回路に関するものである。
従来のこの種の保護段数計数回路は、同期パターン検
出信号が同期パターンの１ブロック周期で連続して入力
されたとき、同期パターン検出信号が入力されるごとに
カウントアップするカウンタと、このカウンタの出力が
あらかじめ設定された保護段数の値に等しくなったと
き、一致信号を出力し、同期が確立したことを示すコン
パレータとを備え、同期パターン検出信号が抜けること
なく連続してあらかじめ設定された保護段数に等しい回
数だけ入力されたとき、一致信号を出力して同期が確立
したことを示すようになっていた。
出信号が同期パターンの１ブロック周期で連続して入力
されたとき、同期パターン検出信号が入力されるごとに
カウントアップするカウンタと、このカウンタの出力が
あらかじめ設定された保護段数の値に等しくなったと
き、一致信号を出力し、同期が確立したことを示すコン
パレータとを備え、同期パターン検出信号が抜けること
なく連続してあらかじめ設定された保護段数に等しい回
数だけ入力されたとき、一致信号を出力して同期が確立
したことを示すようになっていた。
そしてこのような保護段数計数回路では、一回でも同
期パターン検出信号が抜けたときは、前記一致信号が出
力されないようにする必要があるため、従来の保護段数
計数回路では、同期検出信号が抜けたときは前記カウン
タをリセットするように、所定のタイミングでカウンタ
にリセット信号を出力するタイミング回路を設けなけれ
ばならず、回路は複雑なものとなっていた。
期パターン検出信号が抜けたときは、前記一致信号が出
力されないようにする必要があるため、従来の保護段数
計数回路では、同期検出信号が抜けたときは前記カウン
タをリセットするように、所定のタイミングでカウンタ
にリセット信号を出力するタイミング回路を設けなけれ
ばならず、回路は複雑なものとなっていた。
本発明の目的は、このような欠点を除去し、簡単な回
路構成で同期パターン検出信号の連続性を検出し、同期
が確立したか否かを判定できる保護段数計数回路を提供
することにある。
路構成で同期パターン検出信号の連続性を検出し、同期
が確立したか否かを判定できる保護段数計数回路を提供
することにある。
本発明は、同期パターン検出信号をもとに同期が確立
したか否かを判定する際、前方および後方保護をかける
保護段数計数回路において、 シリアル信号である同期パターン検出信号をパラレル
信号に変換して出力するシフトレジスタと、 このシフトレジスタの出力の複数ビットの論理積をと
る少なくとも１つの論理回路と、 前記シフトレジスタの出力の１つのビットまたは前記
論理回路の出力を選択し、同期が確立したか否かの判定
結果として出力するセレクタとを備えたことを特徴とす
る。
したか否かを判定する際、前方および後方保護をかける
保護段数計数回路において、 シリアル信号である同期パターン検出信号をパラレル
信号に変換して出力するシフトレジスタと、 このシフトレジスタの出力の複数ビットの論理積をと
る少なくとも１つの論理回路と、 前記シフトレジスタの出力の１つのビットまたは前記
論理回路の出力を選択し、同期が確立したか否かの判定
結果として出力するセレクタとを備えたことを特徴とす
る。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明による後方保護段数計数回路の一実施
例を示す回路図である。この回路は、シフトレジスタ
１、アンド回路２〜８からなる論理回路９、ならびにセ
レクタ10によって構成されている。シフトレジスタ１は
８ビットのレジスタであり、シリアル信号である同期パ
ターン検出信号SIを、同期パターンの１ブロック周期と
同じ周期のパルスCPが入力されるごとに取り込み、パル
スCPと同期してQ0→Q7方向にシリアル・パラレル変換し
て出力する。また、論理“0"のリセット信号Ｒが入力さ
れたときはシフトレジスタ１はすべての出力パラレル信
号Q0〜Q7を論理“0"とする。アンド回路２は出力信号Q
0,Q1の論理積をとって結果をセレクタ10のＢ入力に入力
し、アンド回路３はアンド回路２の出力と出力信号Q2と
の論理積をとって結果をセレクタ10のＣ入力に入力し、
アンド回路４はアンド回路３の出力と出力信号Q3との論
理積をとって結果をセレクタ10のＤ入力に入力し、アン
ド回路５はアンド回路４の出力と出力信号Q4との論理積
をとって結果をセレクタ10のＥ入力に入力し、アンド回
路６はアンド回路５の出力と出力信号Q5との論理積をと
って結果をセレクタ10のＦ入力に入力し、アンド回路７
はアンド回路６の出力と出力信号Q6との論理積をとって
結果をセレクタ10のＧ入力に入力し、アンド回路８はア
ンド回路７の出力と出力信号Q7との論理積をとって結果
をセレクタ10のＨ入力に入力する。セレクタ10は、保護
段数の２進の設定値であるセレクト入力G0,G1,G2により
出力信号Q0、アンド回路２〜８の出力信号のいずれかを
選択し、同期が確立されたか否かの判定結果を示す信号
Ｙとして出力する。
例を示す回路図である。この回路は、シフトレジスタ
１、アンド回路２〜８からなる論理回路９、ならびにセ
レクタ10によって構成されている。シフトレジスタ１は
８ビットのレジスタであり、シリアル信号である同期パ
ターン検出信号SIを、同期パターンの１ブロック周期と
同じ周期のパルスCPが入力されるごとに取り込み、パル
スCPと同期してQ0→Q7方向にシリアル・パラレル変換し
て出力する。また、論理“0"のリセット信号Ｒが入力さ
れたときはシフトレジスタ１はすべての出力パラレル信
号Q0〜Q7を論理“0"とする。アンド回路２は出力信号Q
0,Q1の論理積をとって結果をセレクタ10のＢ入力に入力
し、アンド回路３はアンド回路２の出力と出力信号Q2と
の論理積をとって結果をセレクタ10のＣ入力に入力し、
アンド回路４はアンド回路３の出力と出力信号Q3との論
理積をとって結果をセレクタ10のＤ入力に入力し、アン
ド回路５はアンド回路４の出力と出力信号Q4との論理積
をとって結果をセレクタ10のＥ入力に入力し、アンド回
路６はアンド回路５の出力と出力信号Q5との論理積をと
って結果をセレクタ10のＦ入力に入力し、アンド回路７
はアンド回路６の出力と出力信号Q6との論理積をとって
結果をセレクタ10のＧ入力に入力し、アンド回路８はア
ンド回路７の出力と出力信号Q7との論理積をとって結果
をセレクタ10のＨ入力に入力する。セレクタ10は、保護
段数の２進の設定値であるセレクト入力G0,G1,G2により
出力信号Q0、アンド回路２〜８の出力信号のいずれかを
選択し、同期が確立されたか否かの判定結果を示す信号
Ｙとして出力する。
次に動作を説明する。まず保護段数が０に設定されて
いる場合（G0＝0,G1＝0,G2＝０）を説明する。図には示
されていない別の回路で、ハイウェイ中のデータがある
周期で同期パターンに一致したことが検出されると、リ
セット信号Ｒは論理“1"となりシフトレジスタ１のリセ
ット状態が解除される。そして、１周期後にハイウェイ
中のデータが同期パターンに再び一致すると、論理“1"
の同期パターン検出信号SIが図には示されていない別の
回路から出力され、シフトレジスタ１に入力される。こ
の信号はクロックCPに同期してレジスタ１に取り込ま
れ、論理“1"の出力信号Q0として出力される。この場
合、保護段数は０に設定されているので、この信号がセ
レクタ10によって選択され、同期確立を示す信号として
出力される。
いる場合（G0＝0,G1＝0,G2＝０）を説明する。図には示
されていない別の回路で、ハイウェイ中のデータがある
周期で同期パターンに一致したことが検出されると、リ
セット信号Ｒは論理“1"となりシフトレジスタ１のリセ
ット状態が解除される。そして、１周期後にハイウェイ
中のデータが同期パターンに再び一致すると、論理“1"
の同期パターン検出信号SIが図には示されていない別の
回路から出力され、シフトレジスタ１に入力される。こ
の信号はクロックCPに同期してレジスタ１に取り込ま
れ、論理“1"の出力信号Q0として出力される。この場
合、保護段数は０に設定されているので、この信号がセ
レクタ10によって選択され、同期確立を示す信号として
出力される。
保護段数が１に設定されている場合（G0＝1,G1＝0,G2
＝０）には、さらに１周期後に論理“1"の同期パターン
検出信号SIがシフトレジスタ１に入力されると、その段
階で出力信号Q0,Q1がともに論理“1"となり、アンド回
路２で論理積が成立してその出力は論理“1"となる。セ
レクタ10はＢ入力を選択しているので、この信号が同期
確立を示す信号としてセレクタ10から出力される。も
し、１周期後に論理“1"の同期パターン検出信号SIがシ
フトレジスタ１に入力されなかったときは、出力信号Q0
は論理“1"とはならず、アンド回路２で論理積は成立し
ないので、セレクタ10からは同期確立を示す論理“1"の
信号は出力されない。そして、その後連続して論理“1"
の同期パターン検出信号SIが入力されると、出力信号Q
0,Q1はともに論理“1"となり、アンド回路２で論理積が
成立して、セレクタ10からは同期確立を示す論理“1"の
信号が出力される。
＝０）には、さらに１周期後に論理“1"の同期パターン
検出信号SIがシフトレジスタ１に入力されると、その段
階で出力信号Q0,Q1がともに論理“1"となり、アンド回
路２で論理積が成立してその出力は論理“1"となる。セ
レクタ10はＢ入力を選択しているので、この信号が同期
確立を示す信号としてセレクタ10から出力される。も
し、１周期後に論理“1"の同期パターン検出信号SIがシ
フトレジスタ１に入力されなかったときは、出力信号Q0
は論理“1"とはならず、アンド回路２で論理積は成立し
ないので、セレクタ10からは同期確立を示す論理“1"の
信号は出力されない。そして、その後連続して論理“1"
の同期パターン検出信号SIが入力されると、出力信号Q
0,Q1はともに論理“1"となり、アンド回路２で論理積が
成立して、セレクタ10からは同期確立を示す論理“1"の
信号が出力される。
そして、保護段数が２〜７に設定されている場合に
は、それぞれ３〜８回連続して論理“1"の同期パターン
検出信号SIがシフトレジスタ１に入力されたときのみ、
アンド回路３〜８の出力はそれぞれ論理“1"となり、セ
レクタ10から同期確立を示す信号が出力される。また、
本実施例では説明を省略したが、シフトレジスタ１のシ
フト方向がQ7→Q0方向の場合は、シフトレジスタ１の出
力と後段の論理回路９への接続をLSBとMSBで反転させる
こと、すなわち、第１図において、Q7→Q0,Q6→Q1,Q5→
Q2,Q4→Q3,Q3→Q4,Q2→Q5,Q1→Q6,及び,Q0→Q7と接続す
ることで同様の機能を実現できる。
は、それぞれ３〜８回連続して論理“1"の同期パターン
検出信号SIがシフトレジスタ１に入力されたときのみ、
アンド回路３〜８の出力はそれぞれ論理“1"となり、セ
レクタ10から同期確立を示す信号が出力される。また、
本実施例では説明を省略したが、シフトレジスタ１のシ
フト方向がQ7→Q0方向の場合は、シフトレジスタ１の出
力と後段の論理回路９への接続をLSBとMSBで反転させる
こと、すなわち、第１図において、Q7→Q0,Q6→Q1,Q5→
Q2,Q4→Q3,Q3→Q4,Q2→Q5,Q1→Q6,及び,Q0→Q7と接続す
ることで同様の機能を実現できる。
以上説明したように本発明は、同期パターン検出信号
をもとに同期が確立したか否かを判定する際、前方およ
び後方保護をかける保護段数計数回路において、シリア
ル信号である同期パターン検出信号をパラレル信号に変
換して出力するシフトレジスタと、このシフトレジスタ
の出力の複数ビットの論理積をとる少なくとも１つの論
理回路と、シフトレジスタの出力の１つのビットまたは
論理回路の出力を選択し、同期が確立したか否かの判定
結果として出力するセレクタとを備えている。
をもとに同期が確立したか否かを判定する際、前方およ
び後方保護をかける保護段数計数回路において、シリア
ル信号である同期パターン検出信号をパラレル信号に変
換して出力するシフトレジスタと、このシフトレジスタ
の出力の複数ビットの論理積をとる少なくとも１つの論
理回路と、シフトレジスタの出力の１つのビットまたは
論理回路の出力を選択し、同期が確立したか否かの判定
結果として出力するセレクタとを備えている。
従って本発明により、従来のようにカウンタを所定の
タイミングでリセットするためのタイミング回路を設け
ることなく、簡単な回路構成で同期パターン検出信号の
連続性を検出し、同期が確立したか否かを判定できる保
護段数計数回路を実現できる。
タイミングでリセットするためのタイミング回路を設け
ることなく、簡単な回路構成で同期パターン検出信号の
連続性を検出し、同期が確立したか否かを判定できる保
護段数計数回路を実現できる。
第１図は本発明による保護段数計数回路の一実施例を示
す回路図である。 １……シフトレジスタ ２〜８……アンド回路 ９……論理回路 10……セレクタ
す回路図である。 １……シフトレジスタ ２〜８……アンド回路 ９……論理回路 10……セレクタ
Claims (1)
- 【請求項１】同期パターン検出信号をもとに同期が確立
したか否かを判定する際、前方および後方保護をかける
保護段数計数回路において、 シリアル信号である同期パターン検出信号をパラレル信
号に変換して出力するシフトレジスタと、 このシフトレジスタの出力の複数ビットの論理積をとる
少なくとも１つの論理回路と、 前記シフトレジスタの出力の１つのビットまたは前記論
理回路の出力を選択し、同期が確立したか否かの判定結
果として出力するセレクタとを備えたことを特徴とする
保護段数計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020238A JPH088563B2 (ja) | 1989-01-30 | 1989-01-30 | 保護段数計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020238A JPH088563B2 (ja) | 1989-01-30 | 1989-01-30 | 保護段数計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02200034A JPH02200034A (ja) | 1990-08-08 |
| JPH088563B2 true JPH088563B2 (ja) | 1996-01-29 |
Family
ID=12021616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020238A Expired - Lifetime JPH088563B2 (ja) | 1989-01-30 | 1989-01-30 | 保護段数計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088563B2 (ja) |
-
1989
- 1989-01-30 JP JP1020238A patent/JPH088563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02200034A (ja) | 1990-08-08 |
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