JPH0738551A

JPH0738551A - フレーム同期方式

Info

Publication number: JPH0738551A
Application number: JP5182323A
Authority: JP
Inventors: Jun Takehara; 潤竹原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】並列フレーム同期方式であっても、直列フレ
ーム同期方式の１ビット即時シフトの場合と同様の同期
復帰特性を得られるようにし、これにより高速度の処理
を必要とせずにフレーム同期復帰時間の短縮を図る。【構成】同期パターン検出部５と位相記憶回路６０お
よび同期保護回路８との間に、第１のゲート回路１１お
よび第２のゲート回路１２を設け、ハンティング状態に
おいて位相記憶回路６０から第１および第２のゲート回
路１１，１２に対しゲートイネーブル信号ＧＥＮを供給
して、上記第１のゲート回路１１を旧位相位置に対応す
るゲートのみを開成させるように制御するとともに、第
２のゲート回路１２を上記旧位相位置に対応するゲート
よりも下位のゲートのみを開成させるように制御するよ
うにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＰＣＭ通信シス
テムにおいて、伝送信号に対するフレーム同期を短時間
に確立するためのフレーム同期方式に関する。

【０００２】

【従来の技術】ＰＣＭ通信システムにおいて、従来より
用いられているフレーム同期方式の一つにパターン検出
１ビット即時シフト方式がある。このパターン検出１ビ
ット即時シフト方式は、フレーム同期パターンの検出パ
ルスが存在すべき位相位置でフレーム同期パターンの検
出パルスが検出されない場合に、検出位相位置を受信直
列信号に対し１ビット分シフトし、このシフトした位相
位置でフレーム同期パターンの検出パルスを検索するも
のであり、同期復帰時間を短縮できる利点がある。しか
し、データの通信速度が高速になると、汎用の論理素子
ではその動作速度が通信速度に対応できなくなり、また
高速動作が可能な素子を利用した場合には一般に消費電
力が増大するなどの問題点が生じていた。

【０００３】そこで、この問題点を解決するための方式
の一つとして、受信直列信号を並列信号に変換したのち
フレーム同期を確立する方式が提唱されている。図８
は、この方式を適用したフレーム同期回路の構成を一例
を示す回路ブロック図である。なお、ここでは受信直列
信号の伝送速度がｆ₀ ｂｐｓで、１タイムスロット（Ｔ
Ｓ）がｎビットからなり、かつフレーム同期パターンを
構成するＫビットが１フレーム中に集中して配置されて
いる場合を例にとって説明する。

【０００４】同図において、受信直列信号ＲＳＳは先ず
ｎビットシフトレジスタからなる直並列変換器（Ｓ／
Ｐ）１でｎビットの並列信号ＲＰＳａに変換されたの
ち、ラッチ回路２においてカウンタ３から出力された分
周クロックＣＬＫ′（ｆ₀ ／ｎ）でラッチされて、受信
直列信号ＲＳＳの１／ｎの速度のｎビット並列信号ＲＰ
Ｓｂに変換される。そしてこのｎビット並列信号ＲＰＳ
ｂは、シフトレジスタ４によりＫ≦ｎの場合には２ｎ−
１ビットに、またＫ＞ｎの場合にはｎ＋Ｋ−１ビットの
並列信号ＲＰＳｃに変換される。これらの並列信号ＲＰ
Ｓｃは、位相選択回路１０に入力されるとともに同期パ
ターン検出部５へ入力される。

【０００５】同期パターン検出部５は、ｎ個の同期パタ
ーン検出回路を有している。これらの同期パターン検出
回路では、入力された並列信号が互いに１ビットずつ位
相が異なる複数Ｋビットのブロックに分割され、これら
のＫビットのブロックが予め定められたフレーム同期パ
ターンとそれぞれ比較される。そして、フレーム同期パ
ターンと同じビットパターンが検出された時点で、フレ
ーム同期パターンの検出パルスが出力される。例えば、
１番目の同期パターン検出回路では１〜Ｋビットのブロ
ック中からフレーム同期パターンが検出され、また２番
目の同期パターン検出回路では２〜Ｋ＋１ビットのブロ
ック中からフレーム同期パターンが検出され、同様にｎ
番目の同期パターン検出回路ではｎ〜ｎ＋Ｋ−１ビット
のブロック中からフレーム同期パターンが検出される。
つまり、同期パターン検出部５では、ｎビット並列信号
のφ１〜φｎの各位相でそれぞれＫビットのフレーム同
期パターンの検出が行なわれる。

【０００６】上記ｎ個の同期パターン検出回路から出力
された各同期パターン検出パルスＲＤＰ（φ１〜φｎ）
は、位相記憶回路６に入力されるとともに、オア回路７
で論理和処理されたのち同期保護回路８に入力される。
位相記憶回路６では、同期保護回路８からハンティング
状態であることを表わす表示信号ＨＩＤが出力されてい
る状態で同期パターン検出パルスＲＤＰの監視が行なわ
れ、同期パターン検出パルスが現れた時点でその位相が
記憶される。同期保護回路８は、上記オア回路７から同
期パターン検出パルスＲＤＰの論理和処理信号が入力さ
れると、その時点でハンティング中であることを表わす
表示信号ＨＩＤを解除する。フレームカウンタ９は、上
記同期保護回路８からハンティング表示信号ＨＩＤの解
除通知を受けると、分周クロックＣＬＫ′（ｆ₀ ／ｎＨ
ｚ）のカウントを開始して、この分周クロックＣＬＫ′
を所定数カウントする毎にフレームパルスＦＰを出力す
る。同期保護回路８は、フレームカウンタ９からのフレ
ームパルスＦＰと同期パターン検出パルスＲＤＰとのタ
イミングが再び一致するかどうかを判定する。そして、
所定回数連続して一致が検出されると同期確立状態へと
移行する。このとき同期確立状態になると同期保護回路
８は、同期確立状態であることを表わす同期確立表示信
号ＳＩＤを出力する。一方、この同期確立状態において
所定回数連続して不一致が検出されると、同期保護回路
８はハンティング状態に戻って同期パターンの検出動作
を実行する。なお、１０は位相選択回路であり、この位
相選択回路１０では上記位相記憶回路６に記憶された位
相に従ってｎビット並列信号ＲＰＳｄの選択が行なわれ
る。

【０００７】以上のような動作によりフレーム同期が確
立される。しかし、この方式を使用すると、場合によっ
ては誤同期を引き込むことがある。例えば、いま図９に
示すごとくフレーム同期パターンＦを“１１１１１００
１”（８ビット）とし、かつ１タイムスロットを８ビッ
トとしたとする。この状態で、いまハンティング動作中
Ｄ２のφ１の位相にフレーム同期パターンＦと同じパタ
ーン“１１１１１００１”が存在したとする。そうする
と、同期パターン検出部５から同期パターン検出パルス
φ１が出力され、これにより同期保護回路８のハンティ
ング状態は解除されてフレームカウンタ９はフレームパ
ルスＦＰの出力動作を開始する。このとき、Ｄ２の１フ
レーム後Ｄ２′の位置のφ８の位相において、また２フ
レーム後Ｄ２″の位置のφ４の位相においてそれぞれフ
レーム同期パターンＦと同じパターン“１１１１１００
１”が検出されると、同期パターン検出の間隔は並列信
号では一致しているように見えるが、直列信号では同期
パターンの検出間隔が異なることになる。つまり、正し
いフレーム同期パターンではない位置で同期を確立して
しまうことになる。

【０００８】一方、この不具合を解決するために次のよ
うな回路が考えられている。図１０はその構成を示した
もので、前記図８と同一部分には同一符号を付してあ
る。すなわち、同期パターン検出部５と位相記憶回路６
およびオア回路７との間にはゲート回路１１が設けられ
ている。このゲート回路１１は、位相記憶回路６から出
力されるゲートイネーブル信号ＧＥＮにより制御され
る。

【０００９】このような構成において位相記憶回路６
は、ハンティング状態ではゲート回路１１の全てのゲー
トを開き、これにより全検出パルスφ１〜φ８を監視し
てフレーム同期パターンの検索を行なう。そして、ひと
たびフレーム同期パターンが検出されると、ゲート回路
１１の各ゲートのうちの上記同期パターンが検出された
位相のゲートのみを開成させてその他の位相のゲートを
閉じる。そして、次のフレームパルスの位置では、前に
同期パターンが検出された位相でのみ一致／不一致を検
査する。このため、真の同期パターンを検出することが
可能となる。

【００１０】しかし、この構成によると、フレーム同期
が確立されている期間中にデータの消失やスリップ等が
発生し、これに伴い再ハンティングを行なう際に、フレ
ーム同期の復帰が遅れてしまうという不具合が発生す
る。

【００１１】この状態を図１１および図１２を用いて説
明する。図１１は、フレーム同期動作の大まかなタイミ
ングを示す図である。同図においてＲＳＳは受信直列信
号であり、Ｆはフレーム同期パターンの挿入位置を、ま
たＦＰはフレームパルス、その上の丸数字は前方保護お
よび後方保護の段数を示している。なお、この図では前
方保護５段、後方保護２段の場合を示している。

【００１２】いま、同期確立期間中のあるタイミングＡ
においてビットスリップが生じたとする。そうすると、
同期保護回路８では前方保護期間ののちに同期外れとな
ってハンティング動作が開始される。ハンティング動作
は、１ビット即時シフト方式に従いハンティング中に１
ビットずつシフトしながらフレーム同期パターンを検索
することにより行なわれる。この検索によりフレーム同
期パターンの位置が初めて検出されると、この位置でハ
ンティング動作は停止される。そして、このハンティン
グ動作終了後にフレームカウンタ９はカウント動作を開
始し、分周クロックＣＬＫ′を所定ビット数カウントし
た１フレーム後の位置で、つまり次に到来すべきフレー
ム同期パターンの位置においてフレームパルスＦＰを出
力する。同期保護回路８では、オア回路７から供給され
る同期パターン検出パルスと上記フレームパルスＦＰの
タイミングが一致するか不一致かが判定され、所定回数
連続して一致した時点で同期確立状態に移行する。

【００１３】図１２は、上記図１１に示した同期確立状
態から前方保護期間を経てハンティング状態に移行し、
しかるのちこのハンティング状態から後方保護期間を経
て同期確立状態に復帰する部分を拡大して示したもので
ある。同図において、いまフレーム同期確立中にφ２の
位相でフレーム同期パターンが検出されていたとする。
この状態でビットスリップが発生すると、フレームパル
スＦＰの位置でつまりφ２の位相において同期パターン
の不一致が発生するので、所定の前方保護段数の経過後
に同期保護回路８はハンティング状態へ移行する。この
とき位相記憶回路６は、φ１〜φｎの全てのゲートを開
く。ここで、フレーム同期パターンが本来あるべき位置
より１タイムスロット後方のφ４の位相にあったとする
と、このフレーム同期パターンの検出パルスが捕らえら
れてハンティング動作は停止され、同期保護回路８は後
方保護へ移行する。この動作は、フレーム同期パターン
が旧フレーム同期パターンが存在するタイムスロットの
１タイムスロット以上後方であれば正常に動作する。

【００１４】しかし、図１３に示すようにビットスリッ
プ発生後のフレーム同期パターンが旧フレーム同期パタ
ーンが存在したタイムスロット内の別の位相に現れる
と、つまり受信直列信号ＲＳＳで言えば２ビット後方に
ビットスリップした場合には、同期確立中においてゲー
ト回路１２は位相φ２に対応するゲートしか開いておら
ず位相φ４のゲートは閉じられているため、同期保護回
路８は前方保護段数経過後にハンティング状態へ移行
し、１フレーム後のフレーム同期パターン検出パルスを
捕らえてハンティング動作を終了する。

【００１５】すなわち、１ビット即時シフト方式を採り
ながらも、ビットシフト後のフレーム同期パターンが旧
フレーム同期パターンと同じタイムスロット上の異なる
位相にある場合には、１フレーム後のフレーム同期パタ
ーンでしか検出することができず、この結果フレーム同
期復帰時間が遅れるという不具合があった。

【００１６】

【発明が解決しようとする課題】上述の如く、従来の並
列フレーム同期方式では、同期確立状態からハンティン
グ状態へ移行する際、または後方保護状態からハンティ
ング状態へ移行する際にに、旧フレーム同期パターンが
存在したタイムスロットの次のタイムスロットからハン
ティングが開始されるので、タイムスロット内でビット
スリップが発生すると、フレーム同期復帰時間が約１フ
レーム遅れるという問題点があった。

【００１７】本発明は上記事情に着目してなされたもの
で、その目的とするところは、並列フレーム同期方式で
あっても、直列フレーム同期方式の１ビット即時シフト
の場合と同様の同期復帰特性を得られるようにし、これ
により高速度の処理を必要とせずにフレーム同期の復帰
時間の短縮を図ることができるフレーム同期方式を提供
することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に本発明は、伝送信号を直列信号からｎビットの並列信
号に変換し、この並列信号に対しフレーム同期を確立す
るフレーム同期方式において、新たに第１および第２の
監視手段と、制御手段とを備えている。そして、フレー
ム同期パターン検出後において、第１の監視手段により
フレーム同期パターンが検出された位相位置に対応する
検出信号の出力を監視するとともに、第２の監視手段に
より上記第１の監視手段により監視されている位相位置
以外の位相位置に対応する検出信号の出力を監視する。
そして、同期を確立する過程で生じる複数の状態に応じ
て、上記制御手段により上記第１の監視手段の監視結果
と第２の監視手段の監視結果とを択一的に選択し、この
選択された監視結果を基に同期確立動作を行なうように
したものである。

【００１９】

【作用】この結果本発明によれば、同期確立中または後
方保護中において、フレーム同期パターンの存在の有無
は、タイムスロット内のフレーム同期パターンが本来存
在すべき位相位置だけでなく、この位相位置とは異なる
位相位置においても監視される。そして、フレーム同期
パターンが本来存在するべき位相位置から消失してハン
ティング状態に移行すると、上記フレーム同期パターン
が本来存在すべき位相位置とは異なる位相位置において
フレーム同期パターンが検出された場合には、この検出
結果を基にフレーム同期引き込み動作が行なわれる。こ
のため、フレーム同期パターンが本来存在すべき位相位
置のみの検出結果を基に位相引き込みを行なう場合に比
べて、フレーム同期復帰時間を短縮することが可能とな
る。また、並列フレーム同期方式であることから、同期
引き込みのための信号処理速度を遅くすることができ、
これにより伝送速度が高速度の場合にも高速動作形の回
路素子を用いることなく、低消費電力で安価なフレーム
同期回路を提供することができる。

【００２０】

【実施例】以下本発明の一実施例を説明する。図１は、
本発明の一実施例に係わるフレーム同期方式を適用した
フレーム同期回路の構成を示す回路ブロック図である。
なお、同図において前記図８および図１０と同一部分に
は同一符号を付して詳しい説明は省略する。

【００２１】同期パターン検出部５は、図２に示すごと
くｎ個の同期パターン検出回路５１〜５ｎを有してい
る。これらの同期パターン検出回路５１〜５ｎには、各
々ｎ＋Ｋ−１ビット並列信号ＲＰＳｃのうちの選択され
たＫビットが入力される。これらのＫビットは、互いに
位相が１ビットずつ異なるように選択される。同期パタ
ーン検出回路５１〜５ｎは、それぞれ上記入力されたＫ
ビットを予め定められたフレーム同期パターンＦと比較
する。そして、フレーム同期パターンＦと同じビットパ
ターンが検出された時点で、フレーム同期パターンの検
出パルスＲＤＰ（φ１〜φｎ）を出力する。

【００２２】上記同期パターン検出部５の各同期パター
ン検出回路５１〜５ｎから出力された検出パルスＲＤＰ
は、二分岐されて第１および第２のゲート回路１１，１
２にそれぞれ入力される。このうち先ず第１のゲート回
路１１は、例えば図３に示すようにｎ個のアンドゲート
１１１〜１１ｎを有している。これらのアンドゲート１
１１〜１１ｎは、位相記憶回路６０から出力されるゲー
トイネーブル信号ＧＥＮによりゲートの開閉状態が制御
され、これにより上記同期パターン検出部５から出力さ
れた各検出パルスＲＤＰの通過を個別に制御する。この
第１のゲート回路１１を通過した検出パルスＲＤＰは、
選択回路（ＳＥＬ）１５を介して位相記憶回路６０に入
力されるとともに、オア回路７およびオアゲート１８を
それぞれ介して同期保護回路８に入力される。

【００２３】一方第２のゲート回路１２は、図４に示す
ごとくｎ個のアンドゲート１２１〜１２ｎと、ｎ−１個
のノアゲート１３１〜１３n-1 およびインバータ１３ｎ
とを有している。各ノアゲート１３１〜１３n-1 および
インバータ１３ｎでは、それぞれ位相記憶回路６０から
出力されたｎ個のゲートイネーブル信号の１〜ｎ，２〜
ｎ，３〜ｎ，…，n-1 〜ｎ，ｎの反転論理和処理が行な
われ、その各出力は各々対応するアンドゲート１２１〜
１２ｎにゲート制御信号として与えられる。これらのア
ンドゲート１２１〜１２ｎは、上記各ノアゲート１３１
〜１３n-1 およびインバータ１３ｎから与えられたゲー
ト制御信号によりゲートの開閉状態が制御され、これに
より上記同期パターン検出部５から出力された各検出パ
ルスＲＤＰの通過を個別に制御する。この第２のゲート
回路１２を通過した検出パルスは、遅延回路（ＤＥＬ）
１３により１タイムスロット分遅延されたのち、選択回
路１５を介して位相記憶回路６０に入力されるととも
に、オア回路（ＯＲ）１４、アンドゲート１７およびオ
アゲート１８をそれぞれ介して同期保護回路８に入力さ
れる。

【００２４】同期保護回路８は、同期確立状態において
はその同期位相を記憶するとともに同期確立表示信号Ｓ
ＩＤを出力する。一方ハンティング状態になると、上記
記憶位相をリセットするとともにハンティング状態を表
す表示信号ＨＩＤを発生し、このハンティング表示信号
ＨＩＤを位相記憶回路６０および制御回路（ＣＯＮＴ）
１６に供給する。制御回路１６は、上記ハンティング表
示信号ＨＩＤを監視し、同期確立状態からハンティング
状態に移行した直後の１タイムスロット期間にゲーティ
ングパルスＧＰを発生して、これによりアンドゲート１
７をゲート開状態に設定する。アンドゲート１７は、上
記制御回路１６によりゲート開状態に設定されている期
間に上記オア回路１４から出力された検出パルスＳＤＰ
を通過させ、この検出パルスＳＤＰをオアゲート１８を
介して同期保護回路８に供給するとともに、選択回路１
５およびカウント値選択回路１９にそれぞれ供給する。

【００２５】選択回路１５は、上記同期パターン検出パ
ルスＳＤＰが出力されていない期間には第１のゲート回
路１１を通過した検出パルスＲＤＰを選択して位相記憶
回路６０に供給し、一方上記同期パターン検出パルスＳ
ＤＰが出力されている期間には遅延回路１３を通過した
第２のゲート回路１２からの検出パルスを選択して位相
記憶回路６０に供給する。カウント値選択回路１９は、
上記同期パターン検出パルスＳＤＰが出力されていない
期間と出力されている期間とで、予め設定した２つのカ
ウント値を切り替えてフレームカウンタ９０に与える。

【００２６】位相記憶回路６０は、同期保護回路８から
ハンティング状態であることを表す表示信号ＨＩＤが出
力されている期間には、記憶位相をリセットして、第１
のゲート回路１１のすべてのゲートを開成させるための
ゲートイネーブル信号ＧＥＮを発生して上記ゲート回路
１１に与える。また、上記ハンティング状態においてフ
レーム同期パターンの検出パルスＲＤＰが入力された場
合には、その位相φを記憶するとともに、次のタイムス
ロット以降の期間において上記第１のゲート回路１１の
各ゲートのうち上記記憶位相に対応するゲートのみを開
成させるためのゲートイネーブル信号ＧＥＮを発生して
ゲート回路１１に供給する。また、上記ゲートイネーブ
ル信号ＧＥＮは第２のゲート回路１２にも供給され、こ
れにより第２のゲート回路１２では上記第１のゲート回
路１１で開成されたゲートよりも下位にある各ゲートが
それぞれ開成される。

【００２７】次に、以上のように構成された回路の動作
を説明する。図５〜図７はこの動作を説明するためのタ
イミング図である。なお、ここでは、受信直列信号ＲＳ
Ｓ（ｆ₀ Ｈｚ）の１タイムスロットは８ビットからな
り、かつフレーム同期パターンＦは“１１１１１００
１”（Ｋ＝８ビット）からなるものとして説明を行な
う。

【００２８】受信直列信号ＲＳＳは、先ず直並列変換器
１にて例えば図５に示すごとくｎ＝８ビットの並列信号
ＲＰＳａに変換され、さらにラッチ回路２においてカウ
ンタ３から出力されたクロックＣＬＫ′（ｆ₀ ／８）に
従ってラッチされて、図５に示すごとく上記受信直列信
号ＲＳＳの１／８の速度の８ビット並列信号ＲＰＳｂに
変換される。この８ビット並列信号ＲＰＳｂは、シフト
レジスタ４によりｎ＋Ｋ−１ビット、つまり１５ビット
の並列信号ＲＰＳｃに変換されたのち、同期パターン検
出部５へ入力される。なお、位相選択回路１０へは２ｎ
−１ビット、つまり１５ビットの並列信号が入力され
る。

【００２９】同期パターン検出部５では、上記入力され
た８ビットの並列信号ＴＰＳｃが互いに１ビットずつ位
相が異なる８ビットからなる８個のブロックに分割さ
れ、これらの８ビットの各ブロックは８個の同期パター
ン検出回路５１〜５８により予め定められたフレーム同
期パターンとそれぞれ比較される。そして、フレーム同
期パターンＦと同じビットパターンが検出された同期パ
ターン検出回路から、検出パルスＲＤＰ（φ１〜φ８の
うちのいずれか一つ）が出力される。

【００３０】いま仮に同期確立状態において、１５ビッ
ト並列信号の位相φ２でフレーム同期パターンＦが検出
され、８個の検出パルスφ１〜φ８のうちのφ２が出力
されているものとする。このとき、位相記憶回路６０か
ら第１のゲート回路１１，１２へは、上記位相φ２に対
応するゲートイネーブル信号ＧＥＮが供給される。この
ため、第１のゲート回路１１では、図６に示すごとく１
５ビット並列信号ＲＰＳｃの二重線で囲んである位相φ
２のゲートが開成した状態に設定される。

【００３１】さて、この状態で例えばビットシフトが発
生し、これにより受信直列信号ＲＳＳが例えば２ビット
後方にシフトしたとする。そうすると、次のフレームに
おいて、同期パターン検出部５からはフレームカウンタ
９０から発生されるフレームパルスＦＰの位相φ４に対
応するタイミングでフレーム同期パターンＦの検出パル
スＲＤＰが発生される。このとき、第１のゲート回路１
１では位相φ２に対応するゲートが選択されているた
め、オアゲート１８からは同期パターン検出パルスが出
力されず、これにより同期保護回路８は所定の前方保護
段数期間の経過後にハンティング表示信号ＨＩＤを
“Ｈ”とする。

【００３２】このハンティング表示信号ＨＩＤが“Ｈ”
レベルになると、制御回路１６は上記ハンティング表示
信号ＨＩＤが“Ｌ”レベルから“Ｈ”レベルに変化した
時点に同期して１ビット分のみ“Ｈ”となるゲーティン
グパルスＧＰを出力する。一方、このとき同期パターン
検出部５からは、上記したように位相φ４において検出
パルスＲＤＰが出力され、この検出パルスＲＤＰは第２
のゲート回路１２を通過したのち、遅延回路１３により
１タイムスロット遅延されてアンドゲート１７に入力さ
れる。すなわち、上記遅延された検出パルスＳＤＰは、
ゲーティングパルスＧＰと同じタイミングでアンドゲー
ト１７に入力される。このため、アンドゲート１７から
同期保護回路８へは同期パターン検出パルスＳＤＰが供
給される。この同期パターン検出パルスＳＤＰが供給さ
れると、同期保護回路８は後方保護状態へ移行する。な
お、図６のハンティング表示信号ＨＩＤおよび同期パタ
ーン検出パルスＳＤＰ上に示した破線Ｂは、位相φ２の
他の位相で同期パターンが検出されない場合を示す。

【００３３】もし仮に、図６に示す１５ビット並列信号
ＲＰＳｃのａに示す位置にもフレーム同期パターンがあ
ったとする。この場合には、第１のゲート回路１１およ
びアンドゲート１７からはともに同期パターン検出パル
スＲＤＰ，ＳＤＰが出力される。しかし、このとき選択
回路１５は、上記同期パターン検出パルスＳＤＰに従っ
て遅延回路１３から出力された検出パルスを選択するた
め、位相記憶回路６０ではこの検出パルスの位相が記憶
される。また、カウント値選択回路１９では所定のカウ
ント値Ｔ−１が選択される。これは、同期パターン検出
パルスＳＤＰが時間的に早く検出されているからであ
る。

【００３４】ところで、第２のゲート回路１２では、ゲ
ートイネーブル信号ＧＥＮにより指定された位相より下
位の位相のゲートが開成される。これは誤同期状態から
脱せなくなる不具合を防止するためである。この動作を
図７を用いて説明する。同図において、Ｆは正しい同期
位置、Ｆ′，Ｆ″は誤同期位置を表わしているものとす
る。但し、Ｆ，Ｆ′，Ｆ″はすべてフレーム同期パター
ンと同じパターンである。

【００３５】図７の１５ビット並列信号ＲＰＳｃに示す
ように、Ｆ′は２フレーム毎に現れ、またＦ″も２フレ
ーム毎に現れる。もし仮にＦ′が捕捉されたとすると、
同期保護回路６０では所定のフレーム数だけカウントし
たのちに線で囲んである位相において同期パターン検出
パルスＲＤＰとフレームパルスＦＰとの一致／不一致が
判定される。しかるに、この位相位置において同期パタ
ーン検出パルスＲＤＰは検出されないため、再ハンティ
ングが行なわれる。またその後、別の位相にＦ″が検出
されると、同期保護回路６０ではハンティング動作が終
了され、この状態で１フレーム経過後にＦ″が検出され
た位相位置において同期パターン検出パルスＲＤＰとフ
レームパルスＦＰとの一致／不一致が判定される。しか
し、この位相位置においてもまた同期パターン検出パル
スＲＤＰは検出されないため、同期保護回路６０では再
ハンティングが行なわれる。このように同期保護回路６
０では、ハンティング状態と同期パターンの検出とが繰
り返して行なわれるだけで、正しいフレーム同期パター
ンの位置を見付けることができなくなる。

【００３６】これに対し本実施例のフレーム同期回路で
は、第２のゲート回路１２の各ゲートのうち、ゲートイ
ネーブル信号ＧＥＮにより指定された位相よりも下位の
位相に対応するゲートが開成される。このため、図７の
フレームパルスＦＰ″に示すように旧位相の後方の位相
のみが監視されることになり、これにより正しい同期位
置への復帰が可能となる。ちなみに、図７のフレームパ
ルスＦＰ′に示すように、旧位相の前後両方の位相をそ
れぞれ監視すると、誤同期から脱することが困難にな
る。

【００３７】このように本実施例では、同期パターン検
出部５と位相記憶回路６０および同期保護回路８との間
に、第１のゲート回路１１および第２のゲート回路１２
を設け、ハンティング状態において位相記憶回路６０か
ら第１および第２のゲート回路１１，１２に対しゲート
イネーブル信号ＧＥＮを供給して、上記第１のゲート回
路１１を旧位相位置に対応するゲートのみを開成させる
ように制御するとともに、第２のゲート回路１２を上記
旧位相位置に対応するゲートよりも下位のゲートのみを
開成させるように制御し、これにより第１のゲート回路
１１では上記旧位相位置にて検出された同期パターン検
出パルスのみを通過させ、かつ第２のゲート回路１２で
は下位の位相位置で検出された同期パターン検出パルス
のみを通過させるようにしている。

【００３８】したがって本実施例であれば、ビットスリ
ップなどにより同期確立状態からハンティング状態に移
行し、旧同期パターンと同じタイムスロット上の異なる
位相位置に正しいフレーム同期パターンが存在するよう
な場合でも、この正しいフレーム同期パターンを短時間
のうちに確実に検出してこの検出位相にフレーム同期を
引き込むことができる。したがって、高性能の同期復帰
を行なうことができる。また本実施例では、受信直列信
号ＲＳＳを直並列変換器１でｎビットの並列信号ＲＰＳ
ａに変換した後、このｎビット並列信号ＲＰＳａを基に
シフトレジスタ４で２ｎ＋１の並列信号を作成してこの
中から正しいフレーム同期位相に対応する信号を選択す
るようにしている。このため、フレーム同期回路のほと
んどを高速動作を必要としない低速動作回路により構成
することが可能となる。したがって、伝送速度の速い受
信直列信号に対しても十分に追従することができ、また
消費電力の少ない集積化に適した回路を提供することが
できる。

【００３９】なお、本発明は上記実施例に限定されるも
のではない。例えば、上記実施例ではフレーム同期パタ
ーンとして８ビット（Ｋ＝８）の“１１１１１００１”
からなるパターンを採用し、また受信直列信号ＲＳＳを
直列並列変換器１において８ビット（ｎ＝８）の並列信
号ＲＰＳａに変換したのち、シフトレジスタ４により１
５ビット（ｎ＋Ｋ−１）並列信号ＲＰＳｃに変換する場
合を例にとって説明したが、Ｋに比べてｎが大きい場合
やフレーム同期パターンＦがユニークではない場合（例
えば“１０１０…”，“１１１１…”，“０００…”の
ような場合）を適用してもよい。この場合には、ｎ＋Ｋ
−１の並列ビット内で位相の異なる位置に２つ以上の同
期パターンが検出されてしまうことが起こり得る。しか
しこの場合には、同時に２つ以上の位相で同期パターン
が検出されたときに一番上位の位相を選択するための構
成を、位相記憶回路６０に付加すればよい。

【００４０】また、前記実施例では、同期確立状態から
ハンティング状態へ移行する場合を例にとって説明した
が、制御回路１６はハンティング表示信号ＨＩＤを監視
してゲーティング制御を行なうように構成されているの
で、同期はずれ時やハンティングと検出および後方保護
状態とを繰り返しているような場合においても、同様の
動作を行なうことができる。

【００４１】その他、各ゲート回路１１，１２や位相記
憶回路６０、制御回路１６を含む検出パルスの選択回路
の回路構成や、受信直列信号の伝送速度や信号フォーマ
ット、本発明を適用する通信システムの種類等について
も、本発明の要旨を逸脱しない範囲で種々変形して実施
できる。

【００４２】

【発明の効果】以上詳述したように本発明では、第１お
よび第２の監視手段と、制御手段とを新たに備え、フレ
ーム同期パターン検出後において、第１の監視手段によ
りフレーム同期パターンが検出された位相位置に対応す
る検出信号の出力を監視するとともに、第２の監視手段
により上記第１の監視手段により監視されている位相位
置以外の位相位置に対応する検出信号の出力を監視し、
同期を確立する過程で生じる複数の状態に応じて、上記
制御手段により上記第１の監視手段の監視結果と第２の
監視手段の監視結果とを択一的に選択し、この選択され
た監視結果を基に同期確立動作を行なうようにしてい
る。

【００４３】したがって本発明によれば、並列フレーム
同期方式であっても、直列フレーム同期方式の１ビット
即時シフトの場合と同様の同期復帰特性を得ることがで
き、これにより高速度の処理を必要とせずしかもフレー
ム同期の復帰を短時間に行ない得るフレーム同期方式を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるフレーム同期方式を
適用したフレーム同期回路の機能ブロック図。

【図２】図１に示した同期パターン検出部の詳細な構成
を示す図。

【図３】図１に示した第１のゲート回路の詳細な構成を
示す図。

【図４】図１に示した第２のゲート回路の詳細な構成を
示す図。

【図５】図１に示したフレーム同期回路の動作説明に使
用するタイミング図。

【図６】図１に示したフレーム同期回路の動作説明に使
用するタイミング図。

【図７】図１に示したフレーム同期回路の動作説明に使
用するタイミング図。

【図８】従来のフレーム同期回路の一構成例を示す機能
ブロック図。

【図９】図８に示したフレーム同期回路の動作説明に使
用するタイミング図。

【図１０】従来のフレーム同期回路の他の構成例を示す
機能ブロック図。

【図１１】フレーム同期を説明するための大まかなタイ
ミング図。

【図１２】フレーム同期を説明するための詳細なタイミ
ング図。

【図１３】フレーム同期を説明するための詳細なタイミ
ング図。

【符号の説明】

１…直並列変換器２…ラッチ回路３…カウンタ４…シフトレジスタ５…同期パターン検出部６，６０…位相記憶回路７，１４…オア回路８…同期保護回路９，９０…フレームカウンタ１０…選択回路１１…第１のゲート回路１２…第２のゲート回路１３…遅延回路１５…選択回路１６…制御回路１７…アンドゲート１８…オアゲート５１〜５ｎ…同期パターン検出回路１１１〜１１ｎ，１２１〜１２ｎ…アンドゲート１３１〜１３n-1 …ノアゲート１３ｎ…インバータＲＳＳ…受信直列信号ＲＰＳａ，ＲＰＳｂ…ｎビット並列信号（８ビット並列
信号）ＲＰＳｃ…ｎ＋Ｋ−１ビット並列信号（１５ビット並列
信号）ＲＰＳｄ…位相選択されたｎビット並列信号ＣＬＫ…受信クロックＣＬＫ′…ｆ₀ ／ｎ分周クロックＲＤＰ，ＳＤＰ…フレーム同期パターンの検出パルスＦＰ…フレームパルスＳＩＤ…同期確立表示信号ＨＩＤ…ハンティング表示信号ＧＥＮ…ゲートイネーブル信号ＧＰ…ゲーティングパルス

Claims

【特許請求の範囲】

【請求項１】所定の複数のビットからなるフレーム同
期パターンが１フレーム中に集中的に配置された伝送信
号に対するフレーム同期を確立するフレーム同期方式に
おいて、前記伝送信号を直列信号からｎビットの並列信号に変換
するための信号変換手段と、この信号変換手段により変換されたｎビット並列信号か
らその１ビットずつ位相が異なるｎ個の位相位置でフレ
ーム同期パターンの検出をそれぞれ行ない、フレーム同
期パターンが検出された時点で検出信号を出力するため
のフレーム同期パターン検出手段と、同期検索期間中には前記フレーム同期パターン検出手段
からのｎ個の位相位置に対応する各検出信号の出力をそ
れぞれ監視し、フレーム同期パターン検出後にはこのフ
レーム同期パターンが検出された位相位置に対応する検
出信号の出力を監視するための第１の監視手段と、前記フレーム同期パターン検出後において前記第１の監
視手段により監視されている位相位置以外の位相位置に
対応する検出信号の出力を監視するための第２の監視手
段と、同期を確立する過程で生じる複数の状態に応じて前記第
１の監視手段の監視結果と第２の監視手段の監視結果と
を択一的に選択し、この選択された監視結果を基に同期
確立動作を行なうための同期確立制御手段とを具備した
ことを特徴とする同期確立方式。