JP2948894B2 - フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フレーム同期回路に関し、特に高速動作
とフレーム検出回路の規模縮小が実現出来るようにした
回路構成に関するものである。

〔従来の技術〕 第２図は例えば田中公男著「ディジタル通信技術」
（東海大学出版会P.76,図3.12）に開示された従来のフ
レーム同期回路の基本構成を示す回路図であり、ここで
は１ビット即時シフト方式について示したものである。
図において、（１）は入力データクロックを抽出するク
ロック抽出回路、（２）はフレームパターン検出回路、
（３），（４），（９）はアンドゲート、（５），
（６）は前方保護回路及び後方保護回路であり、それぞ
れはカウンタ回路で構成されている。（７）は前方保護
回路及び後方保護回路（６）の出力を入力とするＲ−Ｓ
形フリップフロップ、（８）はアンドゲート（９）の出
力を反転した信号とクロックとのアンドをとるクロック
禁止ゲート、（10）はフレームカウンタである。

次に動作について説明する。今、初期状態としてＲ−
Ｓ形フリップフロップ（７）のＱ出力が「０」であると
する。このときは第２図構成のフレーム同期回路は同期
正常状態となっている。フレームパターン検出回路
（２）は、入力される受信信号のビット系列とフレーム
カウンタ（10）が出力するフレーム位置パルスが発生す
る時刻に予め定められたフレーム同期ビットとを比較
し、一致した場合は一致出力を「１」とし、不一致の場
合は不一致出力を「１」とする。

同期状態において検定位置で不一致となると、アンド
ゲート（４）の出力が「１」となり、前方保護回路
（５）がカウントアップし、検定位置で規定回数の不一
致が連続するとＲ−Ｓ形フリップフロップ（７）のＱ出
力が「１」となり同期はずれ状態となる。この時、アン
ドゲート（４）の出力はアンドゲート（９）を通り、ク
ロック禁止ゲート（８）でフレームカウンタ（10）のク
ロックを１ビット禁止する。クロックを禁止したことに
より、フレームカウンタ（10）が１ビット止まり受信信
号のビット系列中のフレーム位置パルスが１ビットずら
した後、直ちに、フレームパターンの検出を行い、一致
パターンが来るまでフレームカウンタ（10）のクロック
を禁止する。

一致パターンの到来で一致パルスが来ると、アンドゲ
ート（９）の出力は「０」となり、クロックの禁止をや
めて１つの検定周期後の次の検定位置にて検定を行う。
その後、フレームパターン検出回路（２）にて規定回数
の一致が連続すると、後方保護回路（６）がカウントア
ップし、Ｒ−Ｓ形フリップフロップ（７）をリセット
し、そのＱ出力が「０」となって同期正常状態となり、
次に不一致パルスが来てもアンドゲート（９）は「０」
のままに保たれてハンチング動作は行なわなくなる。こ
のような操作を繰り返して行うことにより、真のフレー
ム同期位置を知ることができる。

また、第３図は例えば特開平１−157138号公報に示さ
れた従来のフレーム同期回路を示すブロック図である。
図において、（11）は直列データａをクロックパルスｂ
に基づいてｎビットの並列データｃに変換する直列並列
変換部、（12）はその並列データｃを取り込んでフレー
ムパターンを検出するパターン検出部、（13）はこのパ
ターン検出部（12）で検出されたフレームパターンの位
相のずれを制御するためのフレーム同期部であり、例え
ば、フレームカウンタ、フレーム同期回路等を含んでい
る。（14）はこのフレーム同期部（13）の出力するセレ
クト信号ｄに従って前記並列データｃの順序を制御し、
所定の順序の並列データｅを出力するセレクタ部であ
る。

次に動作について説明する。直列並列変換部（11）は
直列データａが入力されると、クロックパルスｂに基づ
いてその直列データａをｎビットの並列データｃに変換
し、セレクタ部（14）に出力する。このｎビットの並列
データｃは、一方でパターン検出部（12）にも取り込ま
れ、パターン検出部（12）では取り込んだ並列データｃ
よりフレームパターンを検出して結果をフレーム同期部
（13）へ出力する。フレーム同期部（13）はこのパター
ン検出部（12）で検出されたパターン検出位置と内部の
フレームカウンタとのタイミングをとって、周知の前方
および後方保護を行う。

ここで、直列並列変換部（11）にて直列並列変換され
た並列データｃは、所定の順序で展開されていない場合
がある。そのような場合、フレーム同期部（13）はその
並列データｃの順序を制御するセレクト信号ｄを生成し
てセレクタ部（14）に送る。セレクト部（14）はこのフ
レーム同期部（13）からのセレクト信号ｄに基づいて直
列並列変換部（11）で展開された並列データｃの順番を
並べ換える。これによってフレーム同期がとられ、所定
の展開順序の並列データｅがセレクタ部（14）から出力
される。

〔発明が解決しようとする課題〕

従来の１ビット即時シフト式のフレーム同期回路は以
上のように構成されているので、高速クロックでフレー
ムカウンタ（10）を動作させ、１ビットシフトを高速ク
ロック１ビット内に動作させる必要があるので、伝送レ
ートが速くなったときに動作が困難になる。

また、従来の並列型フレーム同期方式の回路はシフト
位相に合わせてフレーム検出手段を複数個持つ必要があ
るため回路規模が大きくなるという課題があった。

この発明は上記のような問題点を解消するためになさ
れたもので、１ビット即時シフトと同等の同期引き込み
特性をもつ並列型フレーム同期回路で、しかも、フレー
ム検出手段の規模が小さいフレーム同期回路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係るフレーム同期回路は、低速回線ｎチャ
ネルにそれぞれ同一のフレーム同期信号が挿入され、そ
のｎチャネルがビット又はバイト又はワードのいずれか
毎にフレーム位相同期が保たれて時分割多重された直列
信号を多重分離するためのフレーム同期回路において、
前記直列信号のデータ系列より多重化後のフレーム同期
信号の少なくとも一部を用いてｎチャネルの先頭位置を
知るためのｎビット境界検出回路と、このｎビット境界
検出回路の出力アラインメント信号により直並列変換の
位相を制御し、前記直列信号をｎチャネルの並列信号に
直並列変換する直列／並列変換回路と、前記ｎビット境
界検出回路の結果より生成したフレームパルスを直並列
変換後の１周期のビット幅にフレームパルスの幅を変換
するビット幅変換回路と、ｎ＝ｌ×ｍなる関係を持ち、
ｎチャネルの信号の一部であるｍチャネルを入力とし、
前記ビット幅変換回路の出力フレームパルスでリセット
を行うフレームカウンタと同期保護回路及びフレーム検
出回路を有するｌ個のフレーム同期検出回路と、このｌ
個のフレーム同期検出回路のうちいずれか１つでもハン
ティング状態で不一致発生時にｎビット境界検出を始動
すると共にすべてのフレーム同期検出回路にてハンティ
ング状態で一致を検出した時にｎビット境界検出を終了
するビット境界検出制御部とを備えたものである。

〔作用〕

この発明においては、各フレーム同期検出部において
各チャネル毎又は複数チャネル毎にフレーム同期検出部
を持ち、その中の同期保護回路において、ハンチング状
態で不一致を検出した時とハンチング状態で後方カウン
タの値が０クリアされた時にビット境界検出制御部の動
作をスタートさせ、また、すべてのフレーム同期検出部
において同一時刻にフレーム検出回路が一致信号を出力
した時にビット境界検出制御部の動作を解除する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図は本実施例に係るフレーム同期回路の構成を示し、
図において、（15）は、伝送路からの受信データとクロ
ック信号とを入力し、ビット境界検出制御部（22）から
の出力信号をもとにビット境界制御指示があった場合
に、伝送路から到来するデータ系列よりフレーム同期信
号を検出し、検出した位置にてｎチャネルの境界を指示
するアライメント制御信号及びフレームパルス信号を発
生するｎビット境界検出回路、（16）は、ｎビット境界
検出回路（15）からの出力データとクロックを入力しア
ライメント制御信号によりその分離位相を制御し、ｎ個
の多重分離されたデータを出力する1:nの直列／並列変
換回路、（17）は上記ｎビット境界検出回路（15）から
出力されるフレームパルスを入力し、直並列変換後のク
ロックの１ビット幅に変換したフレームパルス信号を出
力するビット幅変換回路である。

また、（23）は従来から周知のフレーム同期検出部
で、その構成はフレームカウンタ（10）とフレーム同期
検出回路（18）及び同期保護回路（19）からなり、上記
フレーム検出回路（18）は直列／並列変換回路（16）に
より多重分離された出力ｎチャネル信号のうちのｍチャ
ネルの信号に対して到来フレームパルス毎にフレームパ
ターンと一致、不一致を検出する機能をもち、上記フレ
ームカウンタ（10）は、ビット幅変換回路（17）より出
力されたフレーム同期信号によりリセットされてフレー
ム位相をカウントし、フレーム同期パルスの位置でフレ
ーム検出回路（18）へフレーム同期信号の位置を示すパ
ルスを生成する。また、上記同期保護回路（19）は、フ
レーム検出回路の一致、不一致出力により、一致した場
合に後方保護カウンタを動作させ、不一致の場合に前方
保護回路を動作させ、特に、ハンチング状態で一致を検
出したとき及び不一致を検出したときに出力を発生する
端子を有する。

さらに、（20）は、すべてのフレーム同期部（23）か
らハンチング状態で一致を検出した場合の出力を入力と
し論理積をとるANDゲート、（21）は、すべてのフレー
ム同期検出部（23）からハンチング状態にて不一致を検
出した場合の出力を入力とし論理和をとるORゲート、
（22）はANDゲート（20）及びORゲート（21）の出力を
入力とし、ANDゲート（20）の出力に基づきビット境界
制御スタートパルスを発生し、ORゲート（21）の出力に
基づきビット境界制御解除パルスを生成するビット境界
制御部である。

次に、上記第１図に示すこの発明の一実施例であるフ
レーム同期回路の動作について説明する。

まず、すべてのフレーム同期検出部（23）は同期状態
にあるものとする。ｎビット境界検出回路（15）に伝送
路からの受信データとクロック信号が入力され、かつ同
期状態ではビット境界検出制御部（22）が動作状態とな
っておらず、ｎビット境界検出回路（15）は非動作状態
ではフレームパルスと共に出力アライメント制御信号は
発生しないものとすると、この時、直列／並列変換回路
（16）により、受信データはｎ個の並列データに同期状
態の所定の位相で多重分離される。通常、同期状態で
は、フレームカウンタ（10）の所定の位相で、フレーム
検出回路（18）は一致を検出し、不一致を検出しない
が、伝送路等のじょう乱でフレーム位相が外れると、フ
レーム検出回路（18）は不一致を検出し、同期保護回路
（19）の前方保護カウンタをカウントアップし所定の段
数に達すると、同期保護回路（19）はハンチング状態と
なる。ハンチング状態において、不一致が検出される
と、フレーム同期検出部（23）は不一致信号を出力しビ
ット境界検出制御部（22）によりｎビット境界検出回路
（15）をスタートさせる。これは、すべてのフレーム同
期検出部（23）のうちいずれか１つが不一致を検出する
ことにより起動される。

ｎビット境界検出回路（15）はフレームパターンのす
べて又はその一部をもとにバイト又はワードの境界を検
出し、それが検出されると、検出された所定の位置にて
フレームパルスを発生し、またアライメント制御信号に
より、直列／並列変換回路（16）の多重分離位相を変え
る。このフレームパルスはビット幅変換回路（17）によ
りビット幅変換され、フレームカウンタ（10）をリセッ
トしフレームカウンタ（10）の動作位相を制御する。

この後、すべてのフレーム同期検出部（23）において
上記と同様のフレーム同期検出を行い、まず、上記フレ
ームカウンタ（10）のリセットにより一致パルスを出力
し、ANDゲート（20）により、ビットの境界検出制御部
（22）の出力が解除となり、ｎビット境界検出回路（1
5）が停止する。さらに、次のフレームにおいて、フレ
ームカウンタ（10）の所定の位相でフレーム同期検出が
行われ、一致の場合は同期保護回路（19）内の後方保護
カウンタをカウントアップし、いずれか一つのフレーム
同期検出部（23）が不一致を検出すると、ANDゲート（2
0）の出力が“H"となり、再び上記ｎビット境界検出動
作を行う。

こうして、繰り返しこの動作を行った後、同期保護回
路（19）内の後方保護カウンタが所定の段数まで達する
と、フレーム同期検出部（23）は再び同期状態となり、
フレーム同期が確立される。

なお、上記実施例では、直列／並列変換回路（16）か
ら出力される並列データｎビットをｍビット毎にｌ個分
割して、フレーム同期検出部（23）へ入力しているが、
必ずしもｎ＝ｍ×ｌの関係を満足せず、フレーム同期パ
ターン等の必要に応じて変えてもかまわない。

〔発明の効果〕

以上のように、この発明によれば、ハンチング状態
で、まず伝送路クロックでバイト及びワード境界を検出
し、チャネルの位相を揃えた後、チャネル分離後のクロ
ックにより各チャネル毎又は複数チャネル毎に周知のフ
レーム同期検出及び同期保護を行うようにしたので、１
ビット即時シフトと同等の同期引き込み特性をもち、フ
レーム検出回路の小さな構成の並列型フレーム同期回路
を構成することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるフレーム同期回路を
示す構成図、第２図と第３図は従来のフレーム同期回路
を示す構成図である。 図において、（10）はフレームカウンタ、（15）はｎビ
ット境界検出回路、（16）は直列／並列変換回路、（1
7）はビット幅変換回路、（18）はフレーム検出回路、
（19）は同期保護回路、（20）はANDゲート、（21）はO
Rゲート、（22）はビット境界検出制御部、（23）はフ
レーム同期検出部である。 なお、各図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−218233（ＪＰ，Ａ) 特開 平２−186730（ＪＰ，Ａ) 特開 平３−23732（ＪＰ，Ａ) 特開 平１−245732（ＪＰ，Ａ) 特開 平２−274134（ＪＰ，Ａ) 特開 昭62−173829（ＪＰ，Ａ) 特開 平５−167552（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】低速回線ｎチャネルにそれぞれ同一のフレ
   ーム同期信号が挿入され、そのｎチャネルがビット又は
   バイト又はワードのいずれか毎にフレーム位相同期が保
   たれて時分割多重された直列信号を多重分離するための
   フレーム同期回路において、前記直列信号のデータ系列
   より多重化後のフレーム同期信号の少なくとも一部を用
   いてｎチャネルの先頭位置を知るためのｎビット境界検
   出回路と、このｎビット境界検出回路の出力アラインメ
   ント信号により直並列変換の位相を制御し、前記直列信
   号をｎチャネルの並列信号に直並列変換する直列／並列
   変換回路と、前記ｎビット境界検出回路の結果より生成
   したフレームパルスを直並列変換後の１周期のビット幅
   にフレームパルスの幅を変換するビット幅変換回路と、
   ｎ＝ｌ×ｍなる関係を持ち、ｎチャネルの信号の一部で
   あるｍチャネルを入力とし、前記ビット幅変換回路の出
   力フレームパルスでリセットを行うフレームカウンタと
   同期保護回路及びフレーム検出回路を有するｌ個のフレ
   ーム同期検出回路と、このｌ個のフレーム同期検出回路
   のうちいずれか１つでもハンティング状態で不一致発生
   時にｎビット境界検出を始動すると共にすべてのフレー
   ム同期検出回路にてハンティング状態で一致を検出した
   時にｎビット境界検出を終了するビット境界検出制御部
   とを備えたことを特徴とするフレーム同期回路。