JPS588782B2 - マルチフレ−ム同期装置 - Google Patents
マルチフレ−ム同期装置Info
- Publication number
- JPS588782B2 JPS588782B2 JP53009106A JP910678A JPS588782B2 JP S588782 B2 JPS588782 B2 JP S588782B2 JP 53009106 A JP53009106 A JP 53009106A JP 910678 A JP910678 A JP 910678A JP S588782 B2 JPS588782 B2 JP S588782B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- synchronization
- multiframe
- circuit
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
この発明は時分割多重回線上のフレーム構成が複数フレ
ームで構成されるマルチフレーム伝送方式において、マ
ルチフレームの同期装置に関するものである。
ームで構成されるマルチフレーム伝送方式において、マ
ルチフレームの同期装置に関するものである。
従来、この種のマルチフレーム同期装置には、例えば第
１図に示すようなフレーム構成が用いられていた。
１図に示すようなフレーム構成が用いられていた。
即ち１２フレームで１マルチフレームを構成し、各フレ
ームにマルチフレーム同期ビット１が配置される。
ームにマルチフレーム同期ビット１が配置される。
，この同期ビット１は２フレーム毎に１ビットあり、１
２フレーム全体で６ビット配置している。
２フレーム全体で６ビット配置している。
そのパターンとしては「００１１１×」で第６ビット目
の×は対局警報に用い、常時は「０」、警報時は「１」
が出される。
の×は対局警報に用い、常時は「０」、警報時は「１」
が出される。
第１ビット目から第５ビット目がマルチフレーム同期用
に使われていた。
に使われていた。
これ等マルチフレーム同期ビット１の隣接するものの間
の２フレームの境を示すフレーム同期ビット２は端局フ
レーム同期用に用いられている。
の２フレームの境を示すフレーム同期ビット２は端局フ
レーム同期用に用いられている。
第２図は第１図に示したフレーム構成を用いた従来の同
期装置を示し、入力端子３からの到来ビットは誤り検出
回路４に供給される。
期装置を示し、入力端子３からの到来ビットは誤り検出
回路４に供給される。
誤り検出回路４では到来する同期ビットパターンと回路
内部で発生させた同期ビットパターン「００１１１Ｘ」
との一致性が判定され、同期はずれの検出が行なわれる
。
内部で発生させた同期ビットパターン「００１１１Ｘ」
との一致性が判定され、同期はずれの検出が行なわれる
。
その誤り検出回路４からの不一致検出出力は同期保護回
路５及びゲート６へ供給される。
路５及びゲート６へ供給される。
同期保護回路５では同期はずれではなく、単なる符号誤
りによって同期復帰動作に入らないようにされ、（この
動作は前方保護と云われている）また同期復帰動作時に
も同期が正常にもどったかどうかを一定時間みる（この
動作は後方保護と云われている）ことが行なわれる。
りによって同期復帰動作に入らないようにされ、（この
動作は前方保護と云われている）また同期復帰動作時に
も同期が正常にもどったかどうかを一定時間みる（この
動作は後方保護と云われている）ことが行なわれる。
真に同期が外れたことが判定されると、同期保護回路５
の出力でゲート６が開らかれ、同期はずれを示す信号が
出力端子７へ送出される。
の出力でゲート６が開らかれ、同期はずれを示す信号が
出力端子７へ送出される。
同期保護回路５では前方保護時間及び後方保護時間はそ
れぞれ３ｍｓ程度と比較的長い時間を必要とした。
れぞれ３ｍｓ程度と比較的長い時間を必要とした。
また、マルチフレーム同期ビットパターンを用いて１マ
ルチフレーム中の各フレームにつけられた番号、例えば
１番目のフレームでは「０００１」、２番目のフレーム
では「００１０」、１２番目のフレームでは「１１００
」のような２進数で表わされた符号パターンを、現在受
信中の各フレームについて得たい場合には到来する同期
ビットパターン「００１１１×」から上記フレーム番号
を表わすようなパターンに変換する回路（以後マルチフ
レーム番号変換回路とよぶ）を第２図に示した装置に付
加しなければならない欠点があった。
ルチフレーム中の各フレームにつけられた番号、例えば
１番目のフレームでは「０００１」、２番目のフレーム
では「００１０」、１２番目のフレームでは「１１００
」のような２進数で表わされた符号パターンを、現在受
信中の各フレームについて得たい場合には到来する同期
ビットパターン「００１１１×」から上記フレーム番号
を表わすようなパターンに変換する回路（以後マルチフ
レーム番号変換回路とよぶ）を第２図に示した装置に付
加しなければならない欠点があった。
この発明はこれらの欠点を解決するため、マルチフレー
ム同期用ビットとしてマルチフレーム内のフレーム番号
を表わすようなパターンをそのフレームについて挿入す
ることによりマルチフレーム同期回路の前方保護時間及
び後方保護時間を短縮し、しかも同期装置内部にマルチ
フレーム番号変換回路を設置することなく、マルチフレ
ーム内のフレーム番号を示す符号を得ることができるよ
うにされる。
ム同期用ビットとしてマルチフレーム内のフレーム番号
を表わすようなパターンをそのフレームについて挿入す
ることによりマルチフレーム同期回路の前方保護時間及
び後方保護時間を短縮し、しかも同期装置内部にマルチ
フレーム番号変換回路を設置することなく、マルチフレ
ーム内のフレーム番号を示す符号を得ることができるよ
うにされる。
第３図はこの発明によるマルチフレーム同期装置におけ
るマルチフレーム構成例を示し、４つのフレームで１マ
ルチフレームを構成する場合である。
るマルチフレーム構成例を示し、４つのフレームで１マ
ルチフレームを構成する場合である。
同図のように複数フレームで１マルチフレームを構成す
る場合、その１マルチフレーム内における各フレームに
与えられたフレーム番号を識別するためにこの発明では
各フレーム中にあるマルチフレーム同期ビット１を用い
てフレーム番号を表わすようなパターンを各フレーム中
に挿入する。
る場合、その１マルチフレーム内における各フレームに
与えられたフレーム番号を識別するためにこの発明では
各フレーム中にあるマルチフレーム同期ビット１を用い
てフレーム番号を表わすようなパターンを各フレーム中
に挿入する。
このパターンとしては２進数附号を用いることができる
。
。
一般にｎフレームで１マルチフレームを構成する場合、
（Ｉｎｇ２ｎ）＋１ビットから成る同期ビットパターン
１をフレーム毎に配置すれば、ｎフレームの各フレーム
番号を表わすことができる。
（Ｉｎｇ２ｎ）＋１ビットから成る同期ビットパターン
１をフレーム毎に配置すれば、ｎフレームの各フレーム
番号を表わすことができる。
同期ビットパターン１をフレーム中に挿入す位置をあら
かじめ決めておけば、どの位置に配置してもよいし、ま
た、第２図の構成例で示すようにそのフレーム内で集中
した形で挿入してもよいし、また分散した形で挿入して
もよい。
かじめ決めておけば、どの位置に配置してもよいし、ま
た、第２図の構成例で示すようにそのフレーム内で集中
した形で挿入してもよいし、また分散した形で挿入して
もよい。
第４図はこの発明によるマルチフレーム同期装置の実施
例であって、第３図のフレーム構成から成る信号ビット
例が入力する場合に適用したものである。
例であって、第３図のフレーム構成から成る信号ビット
例が入力する場合に適用したものである。
入力端子１３には第３図のマルチフレーム構成から成る
信号ビット例が到来してゲート１５に与えられる。
信号ビット例が到来してゲート１５に与えられる。
端子１４のゲート信号によりゲート１５が制御されてマ
ルチフレーム同期ビットの挿入されている位置のビット
が到来信号ビット列から抽出され、そのマルチフレーム
同期ビツトだけがレジスタ８に蓄積される。
ルチフレーム同期ビットの挿入されている位置のビット
が到来信号ビット列から抽出され、そのマルチフレーム
同期ビツトだけがレジスタ８に蓄積される。
到来するマルチフレーム同期ビットのパターンを予測す
る歩進カウンタ１２の出力１９とレジスタ８の出力１６
とのパターンの一致が比較回路９において検出される。
る歩進カウンタ１２の出力１９とレジスタ８の出力１６
とのパターンの一致が比較回路９において検出される。
マルチフレーム同期が正常にとれている場合は両出力１
６及び１９のパターン一致がとれ、比較回路９の出力端
子には不一致信号１７は出ない。
６及び１９のパターン一致がとれ、比較回路９の出力端
子には不一致信号１７は出ない。
マルチフレーム同期がとれない場合には比較回路９から
不一致信号１７が出力し、同期保護回路１０に入力され
る。
不一致信号１７が出力し、同期保護回路１０に入力され
る。
同期保護回路１０では同期ビットの単なる符号誤りはそ
の回路１０内で吸収し、出力１８は現れないが、真に同
期がはずれた場合には出力１８が生じ、これがセレクタ
１１のセレクタ制御信号入力端子２３に与えられてセレ
クタ１１が切替制御される。
の回路１０内で吸収し、出力１８は現れないが、真に同
期がはずれた場合には出力１８が生じ、これがセレクタ
１１のセレクタ制御信号入力端子２３に与えられてセレ
クタ１１が切替制御される。
セレクタ１１は同期がとれている場合は歩進カウンタ１
２の出力値をセレクタ入力端子２２を介して歩進カウン
タ１２に入力する。
２の出力値をセレクタ入力端子２２を介して歩進カウン
タ１２に入力する。
歩進カウンタ１２はこれに入力される数値、即ちセレク
タ入力端子２０もしくは２２からセレクタ１１に与えら
れる入力数値に＋１するように動作し、この例ではその
内容が４（マルチフレーム中のフレーム数）と等しくな
ると、自動的にリセットされるものである。
タ入力端子２０もしくは２２からセレクタ１１に与えら
れる入力数値に＋１するように動作し、この例ではその
内容が４（マルチフレーム中のフレーム数）と等しくな
ると、自動的にリセットされるものである。
同期保護回路１０で同期外れが検出されると、そのセレ
クタ制御信号入力端子２３に信号が与えられ、この信号
によりセレクタ１１が制御されてレジスタ８の内容であ
る蓄積数値がセレクタ入力端子２０から歩進カウンタ１
２に入力されてその入力数値が＋１される。
クタ制御信号入力端子２３に信号が与えられ、この信号
によりセレクタ１１が制御されてレジスタ８の内容であ
る蓄積数値がセレクタ入力端子２０から歩進カウンタ１
２に入力されてその入力数値が＋１される。
歩進カウンタ１２の出力は比較回路入力端子１９を介し
て比較回路９に与えられてレジスタ８の次のマルチフレ
ーム同期ビットと比較され、直ちに同期状態になる。
て比較回路９に与えられてレジスタ８の次のマルチフレ
ーム同期ビットと比較され、直ちに同期状態になる。
またマルチフレーム同期ビット自体がフレーム番号を表
わしているため、制御回路へはレジスタ８の内容を読出
してその出力２４を供給すればフレーム番号が与えられ
、マルチフレーム番号変換回路は必要としない。
わしているため、制御回路へはレジスタ８の内容を読出
してその出力２４を供給すればフレーム番号が与えられ
、マルチフレーム番号変換回路は必要としない。
さらに到来する信号のビット列において同期がとれてい
るかどうかの判定結果は同期保護回路の出力端子１８に
でるため、その情報を出力端子２５を経由して制御回路
に伝える。
るかどうかの判定結果は同期保護回路の出力端子１８に
でるため、その情報を出力端子２５を経由して制御回路
に伝える。
以−Ｌ述べたようにマルチフレーム（この実施例では４
フレームで１マルチフレームを構成している）中の各フ
レーム毎に同期がはずれているかどうかの判定を行なう
ため、前方保護時間および後方保護時間が飛躍的に短く
なる。
フレームで１マルチフレームを構成している）中の各フ
レーム毎に同期がはずれているかどうかの判定を行なう
ため、前方保護時間および後方保護時間が飛躍的に短く
なる。
さらにマルチフレームの各フレーム中のマルチフレーム
同期ビットはそのまゝフレーム番号を表わすため、マル
チフレーム番号変換回路を同期装置内部に設置する必要
がなく、ハードウエアを経済的に構成できる。
同期ビットはそのまゝフレーム番号を表わすため、マル
チフレーム番号変換回路を同期装置内部に設置する必要
がなく、ハードウエアを経済的に構成できる。
以上述べたフレーム構成は、各フレームにマルチフレー
ム同期ビットを配置した例について示したが、複数フレ
ーム例えば偶数フレームあるいは奇数フレームにマルチ
フレーム同期ビットヲ配置シてもよい。
ム同期ビットを配置した例について示したが、複数フレ
ーム例えば偶数フレームあるいは奇数フレームにマルチ
フレーム同期ビットヲ配置シてもよい。
以上説明したようにこの発明ではマルチフレームの各フ
レームに順序関係の成立したマルチフレーム同期ビット
を挿入してあるため、従来のマルチフレーム同期方式を
用いたものに比べ、前方保護時間、後方保護時間を短か
くできる。
レームに順序関係の成立したマルチフレーム同期ビット
を挿入してあるため、従来のマルチフレーム同期方式を
用いたものに比べ、前方保護時間、後方保護時間を短か
くできる。
例えば１フレームの時間が１２５μｓｅｃ，同期保護回
路１０の特性が第２図の回路３と同程度の特性を有する
場合、前方保護時間、後方保護時間は０． ５ ｍＳｅ
Ｃ以内となる。
路１０の特性が第２図の回路３と同程度の特性を有する
場合、前方保護時間、後方保護時間は０． ５ ｍＳｅ
Ｃ以内となる。
さらにマルチフレームの各フレームに挿入されたマルチ
フレーム同期ビットがそのまゝフレーム番号を表わして
いるためマルチフレーム番号変換回路が不要となり、経
済的な構成ができる利点がある。
フレーム同期ビットがそのまゝフレーム番号を表わして
いるためマルチフレーム番号変換回路が不要となり、経
済的な構成ができる利点がある。
よって時分割交換機あるいは伝送装置のマルチフレーム
同期装置に適する。
同期装置に適する。
第１図は従来のマルチフレーム構成を示す図、第２図は
従来のマルチフレーム同期装置を示す構成図、第３図は
この発明の一実施例を示すマルチフレーム搾成を示す図
、第４図はこの発明のマルチフレーム同期装置の一実施
例を示す構成図である。 １：マルチフレーム同期ビット、２：端局フレーム同期
用ビット、３：入力信号端子、４：誤り検出回路、５：
同期保護回路、６：ゲート、７：出力信号端子、８：レ
ジスタ、９：比較回路、１０：同期保護回路、１１：セ
レクタ、１２：歩進カウンタ、１３：入力信号端子、１
４：ゲート信号入力端子、１５：レジスク入力端子、１
６，１９：比較回路入力端子、１７：同期保護回路入力
端子、１８：同期保護回路出力端子、２０，２２：セレ
クタ入力端子、２１ニセレクタ出力端子、２３：セレク
タ制御信号入力端子、２４：フレーム番号出力端子、２
５：フレーム同期はずれ信号出力端子。
従来のマルチフレーム同期装置を示す構成図、第３図は
この発明の一実施例を示すマルチフレーム搾成を示す図
、第４図はこの発明のマルチフレーム同期装置の一実施
例を示す構成図である。 １：マルチフレーム同期ビット、２：端局フレーム同期
用ビット、３：入力信号端子、４：誤り検出回路、５：
同期保護回路、６：ゲート、７：出力信号端子、８：レ
ジスタ、９：比較回路、１０：同期保護回路、１１：セ
レクタ、１２：歩進カウンタ、１３：入力信号端子、１
４：ゲート信号入力端子、１５：レジスク入力端子、１
６，１９：比較回路入力端子、１７：同期保護回路入力
端子、１８：同期保護回路出力端子、２０，２２：セレ
クタ入力端子、２１ニセレクタ出力端子、２３：セレク
タ制御信号入力端子、２４：フレーム番号出力端子、２
５：フレーム同期はずれ信号出力端子。
Claims (1)
- １ 時分割多重回線上のフレーム構成が複数フレームで
構成されるマルチフレーム伝送方式に使用するマルチフ
レーム同期装置において、前記マルチフレーム中のフレ
ームの順番を一意的に決定スるマルチフレームパターン
をそのフレームにそれぞれ挿入する手段と、このマルチ
フレームパターンを抽出する抽出回路と、この抽出回路
で抽出されたマルチフレームパターンが蓄積されるレジ
スタと、入力される入力数値が＋１される歩進カウンタ
と、前記レジスタに蓄積されるパターンと前記歩進カウ
ンクの内容とを比較する比較回路と、この比較回路での
比較結果を用いて同期保護を行なう同期保護回路と、こ
の同期保護の結果に基づいて前記歩進カウンタへの入力
数値として前記レジスタに蓄積されるマルチフレームパ
ターンと前記歩進カウンタの出力値とのいずれかを切替
えて供給するセレクタとを具備し同期判定ならびに同期
保護を行なうことを特徴とするマルチフレーム同期装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53009106A JPS588782B2 (ja) | 1978-01-30 | 1978-01-30 | マルチフレ−ム同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53009106A JPS588782B2 (ja) | 1978-01-30 | 1978-01-30 | マルチフレ−ム同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54102817A JPS54102817A (en) | 1979-08-13 |
| JPS588782B2 true JPS588782B2 (ja) | 1983-02-17 |
Family
ID=11711369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53009106A Expired JPS588782B2 (ja) | 1978-01-30 | 1978-01-30 | マルチフレ−ム同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588782B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125144A (ja) * | 1982-12-30 | 1984-07-19 | ソニー株式会社 | デイジタル信号伝送方法 |
| JPS6039937A (ja) * | 1983-08-15 | 1985-03-02 | Fujitsu Ltd | 同期方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4990415A (ja) * | 1972-12-28 | 1974-08-29 |
-
1978
- 1978-01-30 JP JP53009106A patent/JPS588782B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4990415A (ja) * | 1972-12-28 | 1974-08-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54102817A (en) | 1979-08-13 |
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