JPH10135938A - 非同期信号同期化回路 - Google Patents

Abstract

(57)【要約】 【目的】 非同期で入力されるデジタル信号の同期化回
路を大規模ＬＳＩに適した構成で実現することを目的と
する。 【構成】 データストローブ信号Ｓ１をクロック信号Ｃ
Ｋ１の立ち上がりで取り込み、信号Ｓ３を出力するフリ
ップフロップ１と、信号Ｓ３をクロック信号ＣＫ１の立
ち上がりで取り込み、信号Ｓ４を出力するフリップフロ
ップ２と、信号Ｓ３と信号Ｓ４の論理積信号Ｓ５を出力
するゲート３と、信号Ｓ５が真でかつクロック信号ＣＫ
１の立ち上がりで入力データ信号Ｓ２を取り込むフリッ
プフロップ４を備えることにより、フリップフロップ１
がメタステーブル状態を経由しても正常に同期化された
データとして取り込むことができる。 【効果】 全てのフリップフロップが立ち上がりで動作
するため、論理合成、テストパターン自動生成が可能で
あり、ＬＳＩの開発手法に適合し、容易に使用すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル伝送におい
て、伝送されてきた信号を受信側のクロックに同期させ
るための非同期信号同期化回路に関するものである。

【０００２】

【従来の技術】図５は、例えば特開平５−３２７６７６
号公報に開示された従来の非同期信号同期化回路の構成
を示すものであり、図６はそのタイムチャートを示すも
のである。

【０００３】図６において、入力信号Ｓ１１はクロック
信号ＣＫ１１と非同期となっている。この入力信号Ｓ１
１（図６(b) ）は第１のフリップフロップ１１にクロッ
ク信号ＣＫ１１（図６(a) ）の立ち上がりで取り込ま
れ、また、上記入力信号Ｓ１１は第２のフリップフロッ
プ１２にもクロック信号ＣＫ１１の立ち下がりで取り込
まれるようになっている。

【０００４】上記第１のフリップフロップ１１の出力信
号Ｓ１２（図６(c) ）と第２のフリップフロップ１２の
出力信号Ｓ１３（図６(d) ）は切り替え制御回路１４に
よって切り替え制御される選択回路１３に入力されてい
る。ここで切り替え制御回路１４は上記非同期入力信号
Ｓ１１と選択回路１３の出力信号Ｓ１４（図６(f) ）と
を以下の基準に従って比較し、その結果出力される切替
え信号ＣＮＴ（図６(e) ）で選択回路１３を制御するよ
うになっている。

【０００５】すなわち、最初選択回路１３がフリップフ
ロップ１１側を選択すなわち信号Ｓ１２を入力している
状態において、入力信号Ｓ１１の状態が変化してから
（図６の場合データＤ１からＤ２に変化してから）所
定時間ｔ₀ 内に選択回路１３の出力信号Ｓ１４が同じ
（Ｄ２）になる状態が発生したとき、切り替え制御回路
１４は、選択回路１３がフリップフロップ１２側を選択
するように切り替え信号ＣＮＴの状態を変化させる。こ
れによって選択回路１３の出力信号Ｓ１４は前の状態と
同じ状態（図６の場合はデータＤ１を出力している状
態）を継続し，入力信号Ｓ１１の状態が変化（の場合
はＤ１からＤ２に変化）しても、第３のフリップフロッ
プ１５への入力は変化しないようになっている。

【０００６】この結果フリップフロップ１５よりはクロ
ック信号ＣＫ１１に同期した信号が得られることにな
る。尚、図６の場合は上記とは逆に選択回路１３がフ
リップフロップ１２側を選択している状態で、入力信号
Ｓ１１の状態が変化してから（Ｄ２→Ｄ３）所定時間ｔ
₀ 内に選択回路１３の出力状態が同じ（Ｄ３）になった
ときの状態を示している。

【０００７】

【発明が解決しようとする課題】近年ＬＳＩは大規模化
の一途をたどり、設計手法として論理合成、テスト容易
化設計が必須となってきた。

【０００８】しかしながら、上記の従来の構成では、フ
リップフロップ１２が立ち下がり動作であること、切替
制御回路１４の所定時間長の調整が必要であることか
ら、回路設計において論理合成できず、また製造された
製品のテストも困難であるという問題点を有していた。

【０００９】本発明は上記のような従来の問題点を解決
するもので、全て立ち上がりで動作するフリップフロッ
プのみで最小構成の非同期信号同期化回路を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に本発明は以下の手段を採用している。すなわち例えば
図１に示すように、入力データストローブ信号をクロッ
ク信号の立ち上がりで取り込む第１のフリップフロップ
１と、上記第１のフリップフロップ１の出力を上記クロ
ック信号の立ち上がりで取り込む第２のフリップフロッ
プ２と、上記第１のフリップフロップ１の出力と上記第
２のフリップフロップ２の反転出力との論理積を出力す
るゲート３と、上記ゲートの出力が真でかつ上記クロッ
ク信号の立ち上がりの時入力データ信号を取り込む第３
のフリップフロップ４を具備する構成としたものであ
る。

【００１１】これによって、上記ゲートよりデータ信号
が真であるときに真（“Ｈ”）となる信号を得ることが
でき、第３のフリップフロップ４の出力はクロック信号
に同期したデータ信号となる。

【００１２】一般にディジタル回路は複数（ｎ）ビット
が並列に処理されるので、上記回路も複数ビット同時に
処理する必要がある。そこで、図３に示すように、外部
入力信号を外部クロック信号の立ち上がりで取り込むｎ
ビットシフトレジスタと、上記シフトレジスタ中にｎ−
１個データが入力された事を検出するビット数検出手段
と、上記ビット数検出手段の出力を上記外部クロック信
号の立ち上がりで取り込む第４のフリップフロップ８を
備え、上記シフトレジスタの出力を入力データ信号と
し、上記第４のフリップフロップ８の出力を入力データ
ストローブ信号とするようにする。

【００１３】これによって、上記第４のフリップフロッ
プよりは、ｎビットシフトレジスタへの入力がｎビット
毎に真（“Ｈ”）となるデータストローブ信号を得るこ
とができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１から図４を用いて説明する。 （実施の形態１）図１は本発明の第１の実施の形態にお
ける非同期信号同期化回路の構成図を示すものであり、
図２はそのタイムチャートである。以下本実施の形態の
構成を動作ととともに説明する。

【００１５】図２(c) に示すデータストローブ信号Ｓ１
はクロック信号Ｓ２に同期して（図示の場合はデータス
トローブ信号Ｓ１の周期はクロック信号ＣＫ２の周期の
倍となっている）形成され、該データストローブ信号Ｓ
１とクロック信号ＣＫ１とは非同期であり、また、図２
(d) に示すデータ信号Ｓ２はデータストローブ信号Ｓ１
が真の時に真となるデータである。

【００１６】該データストローブ信号Ｓ１はクロック信
号ＣＫ１の立ち上がりでフリップフロップ１によって取
り込まれるようになっている。ところで、この時データ
ストローブ信号Ｓ１はクロック信号ＣＫ１に対し非同期
であるので、タイミングによってはフリップフロップ１
は、図２(e) に斜線で示すようにクロック信号ＣＫ１が
立ち上がってもデータストローブ信号Ｓ１の“Ｈ”状態
を取り込み切れない状態、すなわちメタステーブル状態
となり、該フリップフロップ１のＱ端子の出力である信
号Ｓ３は、図２、、に示すように“Ｈ”となるか
“Ｌ”となるか不確定な期間が存在することになる。

【００１７】上記フリップフロップ１の出力は更に、第
２のフリップフロップ２にクロック信号ＣＫ１の立ち上
がりで取り込まれ、その反転Ｑ端子より図２(f) に示す
ように、上記第１のフリップフロップ１の出力である信
号Ｓ３に比して１クロック遅れて“Ｌ”となる信号４が
出力される。

【００１８】アンドゲート３は、上記信号２と信号３の
論理積を演算しているので、図２(g) に示すようにデー
タ信号Ｓ２が真である時間に“Ｈ”となる信号Ｓ５を出
力する。フリップフロップ４は、上記信号Ｓ５が真でか
つクロック信号ＣＫ１の立ち上がりの時データ信号Ｓ２
を取り込み、図２(h) に示すように、クロック信号ＣＫ
１に同期した信号Ｓ６を出力することになる。

【００１９】以上の説明より明らかなように、本実施の
形態による非同期信号同期化回路は、全てのフリップフ
ロップが立ち上がりで動作しており、大規模ＬＳＩ設計
時に理論合成が可能となり、開発の点で優れた効果が得
られることになる。更に、不確定な時間要素がないので
テストパターンによる製品の良否の判定が容易となる。
尚、上記の例において、クロック信号ＣＫ１の周波数は
上記クロック信号ＣＫ２の周波数の少なくとも倍は必要
となる。

【００２０】（実施の形態２）図３は本発明の上記第１
の実施の形態におけるデータストローブ信号を得るまで
の実施の形態を示す回路図を示すものであり、図４はそ
のタイムチャートである。

【００２１】図３において、入力データ信号Ｓ７は外部
クロック信号ＣＫ２（図４(b) ）の立ち上がりでシフト
レジスタ５に順に取り込まれ、以下に説明するように８
ビットの並列データＳ８（図４(c) ）として出力するよ
うになっている。

【００２２】上記クロック信号ＣＫ２は３ビットカウン
タ６にも入力され、該３ビットカウンタ６は該クロック
信号ＣＫ２が立ち上がる毎に１づつカウントアップする
（図４(d) ）。この３ビットカウンタ６の出力は復号器
７に入力され、該復号器７は上記３ビットカウンタ６の
計数値が１０進の７（２進の１１１）になる毎にフリッ
プフロップ８のＤ入力に“Ｈ”となる信号Ｓ９（図４
(e) ）を入力する。

【００２３】このフリップフロップ８は上記Ｄ入力の値
をクロック信号ＣＫ２の立ち上がりで取り込むようにな
っているので、該フリップフロップ８は入力データＳ７
が８ビット入力毎に“Ｈ”となるデータストローヴ信号
Ｓ１（図４(f) ）を出力することになる。

【００２４】このデータストローヴ信号Ｓ１が上記実施
の形態１に示した同期化回路に利用されることになり、
以下の構成及び動作は上記実施の形態１と同じである
が、ここでは８ビットを扱っているので、最終段には上
記８ビットシフトレジスタ５の出力を上記信号Ｓ５が真
であってクロック信号ＣＫ１の立ち上がりで取り込む８
ビットの処理が可能なフリップフロップ９が設けられて
いる。

【００２５】以上のように、本実施の例による非同期信
号同期化回路は、ｎビットシフトレジスタと、上記シフ
トレジスタに取り込まれた個数がｎ−１個の時真となる
ビット数検出手段１０と、上記ビット数検出手段１０の
出力を上記クロックの立ち上がりで取り込むフリップフ
ロップとを備えた構成にすることにより、入力信号が連
続で伝送された場合でも同期化することができる。

【００２６】なお、本実施の形態におけるビット数検出
手段１０を構成する、カウンタ６は初期値０のアップカ
ウンタ、復号器７はカウンタ６の出力が７の時に真とな
る組み合わせとしたが、この組み合わせはシフトレジス
タに７つのデータが取り込まれたことを示す任意の手段
で同様のことが実現できることはいうまでもない。

【００２７】

【発明の効果】以上のように、本発明の非同期信号同期
化回路では、データストローブ信号をクロック信号の立
ち上がりで取り込む第１のフリップフロップと上記第１
のフリップフロップの出力を上記クロック信号の立ち上
がりで取り込む第２のフリップフロップと、上記第１の
フリップフロップの出力と上記第２のフリップフロップ
の反転出力との論理積を出力するゲートと上記ゲートの
出力が真でかつ上記クロック信号の立ち上がりの時入力
データ信号を取り込む第３のフリップフロップを設ける
ことにより、設計時に論理合成をすることができるので
設計コストを下げることができ、テストパターンに不確
定な時間要素を含まないので製品の良否の判定が確実と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図。

【図２】図１に示す回路のタイムチャート。

【図３】本発明の第２の実施の形態を示す回路図。

【図４】図３に示す回路のタイムチャート。

【図５】従来の非同期信号同期化回路の回路図

【図６】図５に示す回路のタイムチャート。

【符号の説明】

１ 第１のフリップフロップ ２ 第２のフリップフロップ ３ 論理積ゲート ４ 第３のフリップフロップ ８ 第４のフリップフロップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力データストローブ信号をクロック信号
   の立ち上がりで取り込む第１のフリップフロップと、 上記第１のフリップフロップの出力を上記クロック信号
   の立ち上がりで取り込む第２のフリップフロップと、上
   記第１のフリップフロップの出力と、 上記第２のフリップフロップの反転出力との論理積を出
   力するゲートと、上記ゲートの出力が真であるとともに
   上記クロック信号の立ち上がりの時入力データ信号を取
   り込む第３のフリップフロップを具備する非同期信号同
   期化回路。
2. 【請求項２】外部入力信号を外部クロック信号の立ち上
   がりで取り込むｎビットシフトレジスタ（ｎは整数）
   と、 上記シフトレジスタ中にｎ−１個データが入力された事
   を検出するビット数検出手段と、 上記ビット数検出手段の出力を上記外部クロック信号の
   立ち上がりで取り込む第４のフリップフロップを備え、
   上記シフトレジスタの出力を入力データ信号とし、上記
   第４のフリップフロップの出力を入力データストローブ
   信号とする請求項１に記載の非同期信号同期化回路。