JPH0628056A - クロック同期回路 - Google Patents

Abstract

(57)【要約】 【目的】簡易な構成でありながら、同期信号にクロック
信号を精度良く同期させることを可能とする。 【構成】ディレーゲート群１はｎ個のディレーゲート1-
1 〜1-n をカスケード状に接続してなり、外部から与え
られる入力クロック信号CK-Iに対して複数種類の遅延を
与え、入力クロック信号CK-Iに対する遅延時間がそれぞ
れ異なる複数種類のクロック信号CK0 〜CKn を生成す
る。フリップフロップ回路４およびエンコーダ５は同期
信号の立上がりタイミングにおいて反転ゲート3-0 〜3-
n が出力する反転クロック信号/CK0〜/CKnの状態を監視
し、互いにレベルが異なっている隣接する２つの反転ク
ロック信号を検出することにより同期信号の立上がりタ
イミングに近い変化点を有するクロック信号を検出す
る。そして、マルチプレクサ２は、この検出された信号
を選択し、出力クロック信号CK-Oとして出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から与えられるシ
ステムクロックなどのクロック信号を外部から与えられ
る同期信号に同期させるクロック同期回路に関する。

【０００２】

【従来の技術】システムクロックを外部からの同期信号
に同期させるクロック同期回路は様々な分野で応用され
る。一例として、レーザビームプリンタにおける記録画
像データの転送に対するライン同期がある。

【０００３】図４はレーザビームプリンタの要部構成を
示す図である。この図に示すようにレーザビームプリン
タは、レーザダイオード４１から出力された画変調した
レーザ光４２を、回転するポリゴンミラー４３によりレ
ーザ光走査面へと走査せしめる。ポリゴンミラー４３か
らレーザ光走査面へと向かう光路中にはハーフミラー４
４が配され、ポリゴンミラー４３からレーザ光走査面へ
と向かうレーザ光４２が分岐抽出される。このハーフミ
ラー４４で分岐抽出されたレーザ光４２ａは、光検出器
４５に入射し、この光検出器４５で検出される。そし
て、光検出器４５での検出タイミングに同期してレーザ
ダイオード４１への画データの転送、すなわちレーザ光
４２の画変調を行うことによりライン同期を取る。

【０００４】図５は光検出器４５での検出タイミングに
同期した画像クロックを生成するためのクロック同期回
路の従来の構成例を示す図である。この図に示すように
従来のクロック同期回路は、必要とする周波数のｎ倍の
周期を有する基準クロックをｎ分周するカウンタ５１よ
りなり、当該カウンタ５１のリセットタイミングを光検
出器４５での検出タイミングとすることにより構成され
る。

【０００５】ところが以上の構成であると、画像クロッ
クの立上りタイミングは図６に示すように、光検出器４
５でレーザ光の検出がなされたのちの最初の基準クロッ
クの立上りタイミングとなる。ここで基準クロックは、
光検出器４５での検出タイミングとは非同期に生成され
ているため、画像クロックと光検出器４５での検出タイ
ミングとは基準クロックと光検出器４５での検出タイミ
ングとのずれ量分ずれる。このずれ量は、最大で基準ク
ロックの１周期分となる。

【０００６】このような画像クロックと光検出器４５で
の検出タイミングとの同期誤差により、各記録ラインの
クロック間にジッタが生じている。このジッタは、記録
画像には画像のゆらぎとして現れる場合があり、画質を
劣化させるおそれがある。

【０００７】

【発明が解決しようとする課題】以上のように従来のク
ロック同期回路は、必要とする周波数のｎ倍の周期を有
する基準クロックを、同期信号によりリセットされるカ
ウンタによってｎ分周することにより同期信号に同期し
たクロック信号を得るものとなっているため、クロック
信号と同期信号との間には、基準クロックと同期信号と
のずれが残留してしまう。

【０００８】このようなクロック信号と同期信号とのず
れの量は、基準クロックの周波数を上げることにより減
少し、精度を向上させることができるが、ハードウェア
が複雑になってしまうという不具合がある。

【０００９】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、簡易な構成で
ありながら、同期信号にクロック信号を精度良く同期さ
せることができるクロック同期回路を提供することにあ
る。

【００１０】

【課題を解決するための手段】本発明は、外部から与え
られるクロック信号に対して複数種類の遅延を与え、前
記クロック信号に対する遅延時間がそれぞれ異なる複数
種類の信号を生成する、例えば複数のディレーゲートを
カスケード状に接続してなるディレーゲート群などの遅
延手段と、この遅延手段により生成された前記複数種類
の信号のうち、前記同期信号の変化点に近い変化点を有
するものを検出する、例えばフリップフロップ回路およ
びエンコーダよりなる検出手段とを備え、例えばマルチ
プレクサ等の選択手段により、前記遅延手段により生成
された前記複数種類の信号のうち前記検出手段で検出さ
れた信号を選択するようにした。

【００１１】

【作用】このような手段を講じたことにより、外部から
与えられるクロック信号に対して複数種類の遅延が与え
られ、前記クロック信号に対する遅延時間がそれぞれ異
なる、すなわち変化点が互いに異なる複数種類の信号が
生成される。そしてこの複数種類の信号のうち、同期信
号の変化点に近い変化点を有するものが検出され、当該
信号が選択される。

【００１２】

【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図中、１はディレーゲート群であり、それ
ぞれ所定の遅延時間を有したｎ個のディレーゲート1-1
，1-2 …，1-n をカスケード状に接続して構成され
る。このディレーゲート群１には、所定周波数の入力ク
ロック信号CK-Iが入力されている。またディレーゲート
群１は、ディレーゲート1-1 への入力および各ディレー
ゲート1-1 ，1-2 …，1-n の出力を、ｎ＋１種類のクロ
ック信号CK0 ，CK1 …，CKn として出力する。なお、デ
ィレーゲートの個数ｎおよびディレーゲート１個当りの
遅延時間は、 （ｎ＋１）×（ディレーゲート１個当りの遅延時間） ＞（入力クロック信号CK-Iの１周期） …(1) なる条件を満たす値で、必要とする同期精度に応じて任
意に設定する。

【００１３】このディレーゲート群１から出力されるｎ
＋１種類のクロック信号CK0 〜CKnは、マルチプレクサ
２のｎ＋１個の入力端子に入力される。またクロック信
号CK0 〜CKn は、反転ゲート3-0 ，3-1 …，3-n にそれ
ぞれ入力される。

【００１４】反転ゲート3-0 〜3-n は、クロック信号CK
0 〜CKn の論理を反転し、反転クロック信号/CK0〜/CKn
とする。反転クロック信号/CK0〜/CKnは、フリップフロ
ップ回路４のｎ＋１個の入力端子に入力される。

【００１５】フリップフロップ回路４は、同期信号に同
期したタイミングで反転クロック信号/CK0〜/CKnのレベ
ルを取り込み、次の取込みタイミングまでラッチする。
フリップフロップ回路４のｎ＋１個の出力端子は、エン
コーダ５のｎ＋１個の入力端子に接続されており、フリ
ップフロップ回路４がラッチしている反転クロック信号
/CK0〜/CKnのレベルはエンコーダ５に入力されている。

【００１６】エンコーダ５は、フリップフロップ回路４
の出力をｎ＋１ビットのデータとして取込み、このデー
タに応じたｘビットのバイナリコードを発生する。この
バイナリコードは、ｘ個の出力端子からパラレルに出力
され、マルチプレクサ２へと与えられる。

【００１７】マルチプレクサ２は、エンコーダ５から与
えられたバイナリコードに応じ、入力端子に入力される
クロック信号CK0 〜CKn のうちの１つを出力クロック信
号CK-Oとして選択出力する。

【００１８】次に以上のように構成されたクロック同期
回路の動作を説明する。まず当該クロック同期回路に入
力された入力クロック信号CK-Iは、そのままクロック信
号CK-0としてディレーゲート群１から出力される。また
入力クロック信号CK-Iは、ディレーゲート群１のディレ
ーゲート1-1 で所定の時間（例えば１ns）遅延され、ク
ロック信号CK1 とされる。従って、クロック信号CK-1
は、クロック信号CK0 に比較して所定時間遅延してい
る。ディレーゲート1-1 から出力されたクロック信号CK
1 は、ディレーゲート1-2 でさらに所定時間遅延されて
クロック信号CK2 とされる。従って、クロック信号CK2
は、クロック信号CK1 に比較して所定時間、またクロッ
ク信号CK0 に比較して所定時間の２倍の時間遅延してい
る。以下、ディレーゲート1-3 〜1-n のそれぞれで順次
遅延がなされ、クロック信号CK0 に比較して所定時間の
３倍、４倍…、ｎ倍の時間遅延したクロック信号CK3 ，
CK4 …，CKn が生成され、ディレーゲート群１から出力
される。

【００１９】このようにしてディレーゲート群１にて生
成されたｎ種類のクロック信号CK0〜CKn は、反転ゲー
ト3-0 〜3-n によってそれぞれ論理が反転されて反転ク
ロック信号/CK0〜/CKnとされる。この反転クロック信号
/CK0〜/CKnの一部を図２に示す。

【００２０】反転クロック信号/CK0〜/CKnはフリップフ
ロップ回路４に入力されており、同期信号の立上がりタ
イミングに同期してフリップフロップ回路４に取り込ま
れ、ラッチされる。具体的には、図２に示すようなタイ
ミングで同期信号が立ち上がると、第０ビットとして
「Ｈ」レベル、第１ビット乃至第４ビットとして「Ｌ」
レベル、第５ビット以降のビットとして「Ｈ」レベルが
それぞれ取り込まれる。かくしてフリップフロップ回路
４から出力されるｎ＋１ビットのデータは、同期信号の
立上がりタイミングにおける各反転クロック信号/CK0〜
/CKnのレベルを、反転クロック信号/CK0のレベルを最下
位ビット、また反転クロック信号/CKnのレベルを最上位
ビットとして対応する反転クロック信号の遅延量が小さ
い順に並べたものとなる。

【００２１】さてエンコーダ５には、図３に示すように
入力データのうちの「Ｌ」レベルである最上位のビット
を第ｍビットとした場合のｍに対応するバイナリコード
が設定されている。すなわち、第ｎビットが「Ｌ」レベ
ルである入力データに対しては「ｎ」に対応する「Ｈ…
ＨＨＨ］、第８ビット〜第ｎビットが全て「Ｈ」レベル
で第７ビットが「Ｌ」レベルである入力データに対して
は「７」に対応する「Ｌ…ＬＨＨＨ」、第４ビット〜第
ｎビットが全て「Ｈ」レベルで第３ビットが「Ｌ」レベ
ルである入力データに対しては「３」に対応する「Ｌ…
ＬＨＨ」、また第０ビットのみが「Ｌ」レベルである入
力データに対しては「０」に対応する「Ｌ…ＬＬＬ」と
いった具合にバイナリコードが設定されている。

【００２２】エンコーダ５はこれに基づき、フリップフ
ロップ回路４が出力しているデータに対応するバイナリ
コードを出力する。具体的には図２の状態では、逆転ク
ロック信号/CK5以降、すなわち第５ビット以降は「Ｈ」
レベルで、逆転クロック信号/CK4、すなわち第４ビット
が「Ｌ」レベルであるので、エンコーダ５は「４」に対
応するバイナリコード「Ｌ…ＬＨＬＬ」を出力する。

【００２３】ここで反転クロック信号/CK0〜/CKnは、入
力クロック信号CK-Iに対する遅延時間の小さい順になら
んでいるので、隣接する２つの反転クロック信号のレベ
ルが互いに異なっていれば、当該２つの反転クロック信
号の立ち下がりタイミングの間に同期信号の立上がりタ
イミングが存在する。このようにしてフリップフロップ
回路４およびエンコーダ５では、反転クロック信号/CK0
〜/CKnのうち、立ち下がりタイミングが同期信号の立上
がりタイミングに近いものが検出され、その反転クロッ
ク信号に対応するバイナリコードが発生される。

【００２４】マルチプレクサ２は、入力端子D0〜Dnのう
ちのエンコーダ５から出力されるバイナリコードに対応
する入力端子を選び、当該入力端子に入力されるクロッ
ク信号を出力クロック信号CK-Oとして出力する。具体的
にはマルチプレクサ２は、エンコーダ５から出力される
バイナリコードが「Ｌ…ＬＬＬ」であれば入力端子D0、
エンコーダ５から出力されるバイナリコードが「Ｌ…Ｌ
ＬＨ」であれば入力端子D1、またエンコーダ５から出力
されるバイナリコードが「Ｈ…ＨＨＨ」であれば入力端
子Dnといった具合に入力端子を選択する。かくして前述
のようにエンコーダ５から出力されるバイナリコードが
「Ｌ…ＬＨＬＬ」であれば、マルチプレクサ２は入力端
子Ｄ４を選択する。従って、入力端子Ｄ４に入力される
クロック信号CK4 が選択され、出力クロック信号CK-Oと
して出力される。

【００２５】以上のように本実施例によれば、クロック
信号CK0 〜CKn は、入力クロック信号CK-Iおよび出力ク
ロック信号KC-Oと同一周波数でありながら、同期信号と
出力クロック信号CK-Oとの同期ずれは、最大でもクロッ
ク信号CK0 〜CKn のうちの２つのクロック信号の立上が
りタイミング間の時間、すなわちディレーゲート1-1〜1
-n の１つ当たりの遅延時間となるので、出力クロック
信号KC-Oの周波数よりも高い周波数を使用することなく
同期精度を向上できる。また、本実施例は簡単なロジッ
ク回路にて構成することができ、かつこれらの回路は前
述のように最低限の周波数を扱えば良いことから、構成
の複雑化を防止できる。

【００２６】さらに本実施例によれば、入力クロック信
号CK-Iの周波数を出力クロック信号CK-Oの数倍に設定す
る必要がないことから、システムの高速化にともなう出
力クロック信号CK-Oの周波数の高速化を比較的簡単に図
り得る。つまり従来では、システムの高速化にともなう
出力クロック信号CK-Oの周波数の高速化を図る場合、た
だでさえ高く設定されている入力クロック信号の周波数
をさらに上昇させなければならないため、非常に困難で
ある。

【００２７】なお、本発明は上記実施例に限定されるも
のではない。例えば遅延手段は、ディレーゲートをカス
ケード状に接続したものには限定されず、遅延時間が異
なるディレーゲートを並列的に設けたり、または両者を
組み合わせたりしても良い。さらにディレーゲートに替
えて、他の遅延素子を用いても良い。

【００２８】またエンコーダ５により反転クロック信号
/CK0〜/CKnを直接的にバイナリコードに変換し、エンコ
ーダ５が出力するバイナリコードを同期信号に同期して
フリップフロップ回路４にラッチするようにしても良
い。また検出手段は、フリップフロップ４およびエンコ
ーダ５から構成されるものには限定されず、例えばマイ
クロコンピュータなどでの演算処理によるなど、他の構
成であっても良い。

【００２９】また上記実施例では、ディレーゲートの個
数ｎおよびディレーゲート１個当りの遅延時間は(1) 式
を満たすように設定するとしたが、必要とする同期精度
によっては(1) 式を満たさなくても良い。このほか、本
発明の要旨を逸脱しない範囲で種々の変形実施が可能で
ある。

【００３０】

【発明の効果】本発明によれば、外部から与えられるク
ロック信号に対して複数種類の遅延を与え、前記クロッ
ク信号に対する遅延時間がそれぞれ異なる複数種類の信
号を生成する、例えば複数のディレーゲートをカスケー
ド状に接続してなるディレーゲート群などの遅延手段
と、この遅延手段により生成された前記複数種類の信号
のうち、前記同期信号の変化点に近い変化点を有するも
のを検出する、例えばフリップフロップ回路およびエン
コーダよりなる検出手段とを備え、例えばマルチプレク
サ等の選択手段により、前記遅延手段により生成された
前記複数種類の信号のうち前記検出手段で検出された信
号を選択するようにしたので、前記クロック信号よりも
高い周波数の信号を用いずに、前記クロック信号の１周
期分以下のずれで同期信号にクロック信号を同期させる
ことができ、簡易な構成でありながら同期信号にクロッ
ク信号を精度良く同期させることができるクロック同期
回路となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るクロック同期回路の構
成を示すブロック図。

【図２】図１に示すクロック同期回路の動作を説明する
ためのタイミングチャート。

【図３】図１中のエンコーダ５における入力データと出
力バイナリコードとの関係を示す図。

【図４】従来技術を説明する図。

【図５】従来技術を説明する図。

【図６】従来技術を説明する図。

【符号の説明】

１…ディレーゲート群、1-1 〜1-n …ディレーゲート、
２…マルチプレクサ、3-0 〜3-n …反転ゲート、４…フ
リップフロップ回路、５…エンコーダ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/036 Ａ 9070−5Ｃ 1/04 １０４ Ａ 7251−5Ｃ // Ｈ０３Ｋ 5/00 Ｖ 7402−5Ｊ Ｈ０４Ｎ 5/06 Ｚ 9070−5Ｃ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部から与えられるクロック信号を外部
   から与えられる同期信号に同期させるクロック同期回路
   において、 前記外部から与えられるクロック信号に対して複数種類
   の遅延を与え、前記クロック信号に対する遅延時間がそ
   れぞれ異なる複数種類の信号を生成する遅延手段と、 この遅延手段により生成された前記複数種類の信号のう
   ち、前記同期信号の変化点に近い変化点を有するものを
   検出する検出手段と、 前記遅延手段により生成された前記複数種類の信号のう
   ち、前記検出手段で検出された信号を選択する選択手段
   とを具備したことを特徴とするクロック同期回路。